基于FPGA Verilog串行乘法器DSP设计，代码通过仿真和下板调试，串行的DSP消耗的时间相对较长，但是占用资源较少

一种新结构的低功耗乘法器的设计，张勇慧，黄建明，在本文中提出一种新的乘法器的架构以实现其低功耗设计，从架构级，把乘法电路分成更小的乘法器群组，减小电路的切换活动，进而实

用移位相加的方法设计一个8位二进制串行乘法器。基于EP4CE1022C8芯片，于Quartus Ⅱ 13.1中实现。包含仿真文件，上板子验证成功。此为西电EDA课设大作业，实验报告见博客，仅供参考。

四位无符号数乘法器的VHDL语言设计，四位乘法器输入信号为a_in , b_in , 均为四位无符号数，输出为c_out, 为八位无符号数，有c_out = a_in × b_in 。程序设计中利用a_in与b_in (n) (n= 0, 1, 2, 3) 分别相乘后左移 n位再累加的方法来实现乘法功能。包含程序代码（VHD)、仿真波形图以及简单的设计报告。希望能给你提供一点帮助。

基于quartusII的8位乘法器，采用VHDL语言

该压缩包包含原码一位乘、Booth比较法的补码一位乘和8条指令的微程序模型机的logisim仿真实现程序。8条指令是：取数、存数、加减法、跳转指令、停止指令、减一跳转、右移。包含一份部件说明书和一份操作结果，以及运行的数据和供使用者自行探索的学生例子。希望对大家做课设有所帮助。

计算机组成原理实验 Quartus 四位无符号数乘法器

包括4位加法器，4位乘法阵列，图形化硬件编程加法器和乘法器。

计算机组成原理 4乘4原码阵列乘法器 大学生期末课程设计 基本不用改，拿去交作业吧！！！！

booth乘法器首先,当然是研究Booth算法了,然后就是那一组数举例,对着每一次运算分析,理解算法每一步骤原因,再后就是画状态图,确定每一步的作用.然后就是写了…不过,这次写的时候,懂哥觉得难以平衡multiplier和multiplicant的移位和运算,于是参考了西里提书上的一个思路,就是在处理时序乘法器处理011(或者100)情况时,十分精巧地将被乘数移一位后和乘积相加,然后再移动一位,在这些动作之后,位置指针都同时到了下一位Yi中当两次移位后,正确地移到了运算结束后的位置.