Verilog设计_时钟分频 时钟分频的设计，实现任意的奇数分频和偶数分频。 分频的本质是引入一个计数器，到特定的时候指示反转，从而达到分频的效果。 通过控制计数器的动作进而控制占空比，但是奇数分频想通过计数器直接分频出占空比50%的时钟是不可能的，必须要通过中间的临时波形，做一些逻辑 “与” “或” 的动作才能得到占空比50%的分频时钟。 方法有很多种，我的代码中统一使用异或，通过参数化控制可以改变分频系数。至于想改变占空比的话，只要根据需要去调整中间时钟和计数器的动作，然后进行相应逻辑运算即可，可以灵活处理。 通过控制参数，可以实现任意比例的分频时钟。

VHDL分频器_占空比50％_将FPGA板上的50Mhz的信号分频为1hz时钟信号

介绍锁相环集成电路 CD4046的内部结构功能及特点 ,并给出在高倍锁相倍频器中的应用

51单片机STC89C52RC开发板例程之分频器（计数器实现）程序源代码。 1、单片机型号：STC89C52RC。 2、开发环境：KEIL。 3、编程语言：C语言。 4、提供配套PDF格式51单片机STC89C52RC开发板电路原理图。 5、功能： 本例程为简易分频器(用计数器采集外部脉冲)。 实验前，请用排线（杜邦线）将学习板的P1^0管脚与P3^5(T1) 管脚相连。因为P1^0用来模拟外界波形输入，它提供周期为100ms的方波， 与T1管脚相连后，T1可对其进行周期计数。 程序中的变量TL1决定着分频系数，其值乘以2即为分频系数。 改变其值可以得到相应的分频输出波形（方波）。 P1^1为输出管脚，将其连接示波器可以看到分频后的波形。

给出了一种收发分频双线极化层叠型微带贴片天线的设计方法，利用双层贴片谐振于不同的频率来实现双频，通过在贴片的相互垂直方向上馈电来实现双线极化，从而在收发频段上实现双线极化。本设计采用HFSS电磁仿真软件对该天线模型进行优化，获得了在2．03GHz和2．28GHz的两个谐振峰值，可在发射频段和接收频段分别达到8．2％和4％的阻抗带宽。

惠威2.0桌面音箱，HIVI-M200MKIII-电子分频电路深入剖析

主要介绍各种分频的设计（奇数、偶数、小数等各种分频源代码，而且还可以调节占空比。）

该代码可以实现任意的奇数偶数分频

Verilog奇数偶数分频讲解 以及占空比为50%的奇数分频办法

quartus中编写的二分频程序，在modelsim中进行仿真，所用程序