设计指标 数字钟具有显示时、分、秒的功能； 有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间； 计时过程具有报时功能，当时间到达整点前10秒进行蜂鸣报时，报时声音四低一高； 并且要求走时准确。

数字钟能经振荡器、计数器、译码和显示电路准确地将时间“时”“分”“秒”用数字的方式显示出来，并且需要校正电路使其准确工作，还可以有定时和报时功能。研究数字钟及扩大其应用，有着非常现实的意义。本文在Multisim基础上设计的数字钟，是由数字集成电路构成、用数码管显示。（原电路图是从此网下载的 需要的话可从此网下载）

数字逻辑的课程设计——数字钟的设计 附有总电路图和各部分电路的电路图

要求如下： ⑴设计指标 时间以24小时为一个周期； 显示时、分、秒； 具有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间； 计时过程具有报时功能，当时间到达整点前5秒进行蜂鸣报时； 为了保证计时的稳定及准确须由晶体振荡器提供表针时间基准信号。 ⑵设计要求 画出电路原理图（或仿真电路图）； 元器件及参数选择； 电路仿真与调试； PCB文件生成与打印输出。 ⑶制作要求 自行装配和调试，并能发现问题和解决问题。 ⑷编写设计报告 写出设计与制作的全过程，附上有关资料和图纸，有心得体会。 ⑸答辩 在规定的时间内，完成叙述并回答提问。

用Multisim 10软件实现整点报时数字式可调电子时钟的设计

数字时钟的设计过程，目的 原理 电路图 什么都有 有用的下 一、设计要求： 显示功能：具有“时”“分”“秒”的十进制数字显示（“时”从0~23）。 校时功能：当接通电源或数字时钟走时有偏差，能手动校时。 整点报时：当时钟计到整点时能进行报时。

基本要求 1、能进行正常的时、分、秒、 0.99秒的计时功能，分别由8个数码管显示24小时、60分钟、60秒钟、0.99秒的计数器显示。 2、能利用实验系统上的按键实现“校时”“校分”功能： ⑴按下“SA”键时，计时器迅速递增，并按24小时循环，计满23小时后回“00”； ⑵按下“SB”键时，计分器迅速递增，并按60分钟循环，计满59分钟后回“00”，但不向“时”进位； ⑷要求按下“SA”、“SB”或“SC”时均不产生数字跳变（“SA”、“SB”、“SC”按键是有抖动的，必须对其消除抖动处理）。 3、能利用扬声器做整点报时： ⑴当计时到达59分50秒时开始报时，在59分50秒、52秒、54秒、56秒、58秒鸣叫，鸣叫声频率可定为512Hz； ⑵到达59分60秒时为最后一声整点报时，整点报时频率可定为1024Hz。 4、用层次化设计方法设计该电路，用Verilog语言编写各个功能模块。 5、完成电路设计后，用实验系统下载验证。

单片机课程设计 内含c51代码 keil_5编译环境  数字钟：时、分，小时用二十四进制，分钟用六十进制显示。  每月日历为30天，并显示星期几。  显示采用LCD1602显示方式。  有清零的功能，且能够对小时、分钟进行调整（校时）。  具有整点、半点报时功能，整点用声音次数报时，半点特殊声音报时。  具有设置闹钟功能。

数字钟是一种用数字电路技术实现时、分、秒计时的钟表。与机械钟相比具有更高的准确性和直观性，具有更长的使用寿命，已得到广泛的使用。数字钟的设计方法有许多种。本课程设计采用了Altera公司型号EP2C5Q208C8的FPGA，这是我自己买的黑金动力的一款FPGA开发板，使用QuartusII 11.1程序、综合、管脚锁定、下载文件到硬件平台，使用ModelSim-Altera 10.0c (Quartus II 11.1) Starter Edition进行仿真，最终实现数字钟。

本文利用 Verilog HDL 语言的设计方法设计多功能数字钟，并通过 vivado 2016.3 完 成综合实现。此程序通过下载到 FPGA 芯片后，可应用于实际的数字钟显示中，实现了基本 的计时显示（时分到分秒的切换）和设置，调整时间，闹钟设置的功能。