CAM的Verilog HDL实现，个人已用quartus产品验证可行性

内容简介计算机基础知识及性能评价方法；数字电路及veriloghdl简介；计算机加、减、乘、除及开方的各种算法(包括wallacetree快速乘法器和newton-raphson及goldschmidt除法和开方算法)及其veriloghdl实现；指令系统结构和alu及多端口寄存器堆的veriloghdl设计；单周期、多周期和流水线cpu的veriloghdl设计；精确中断和异常处理及其电路实现；浮点算法及带有浮点部件fpu的流水线cpu的veriloghdl设计；多线程cpu的veriloghdl设计；存储器、cache和虚拟存储器管理以及带有cache、tlb和fpu的cpu设计；多核cpu的veriloghdl设计：异步通信接口uart、ps/2键盘与鼠标接口、视频图像阵列vga接口、i2c串行总线接口和pci并行总线接口的veriloghdl设计；高性能计算机及互联网络设计。书中的veriloghdl源代码基本上都附有功能仿真波形，以便加深对计算机原理的理解和对计算机设计方法的掌握。

FPGA上的MIPI CSI-2接收器，赛普拉斯FX3上的USB 3.0 UVC 2Gbps视频流 此存储库包含用于通用FPGA CSI接收器的硬件，Verilog源和USB3.0 USB视频设备类（UVC）控制器C源。尚未使用FPGA硬件专用组件，因此可以轻松移植到任何低成本FPGA。 支持从15到1000 FPS的帧速率，从640x80到Full 8M 3280x2464的分辨率。 1080p 60FPS时的最大数据速率约为2Gbps。通过UVC控制完全控制帧速率和分辨率。现在手动曝光和手动亮度控制。手动曝光映射到UVC饱和度控制。也可以使用映射的伽玛控件启用“测试图案”。 测试已在3280x2464 15帧1920x1080 60帧1920x1080 30帧1280x720 120帧1280x720 60帧1280x720 30帧640x480 200帧640x480 30帧640x

利用Verilog HDL语言，实现的数字时钟，结果简单，非常通俗易懂，容易通读，非常适合初学者下载

这是之前做设计的时候存下来的代码，通过quartus使用verilog hdl实现的基本PID控制，做的不算好，只实现了基本的PID控制，精度不敢保证。 之前本来想在网上找，但是找不到不到只能自己学着写。 应付一下课程设计和毕业设计还是可以的。 这是仿真的图，数据变化符合PID的预期，只是精度不够高，可以调整参数确保精度https://img.chkaja.com/41902da1eb616280.png

Verilog语言实现的数字下变频设计。 在ALTERA的QUARTUS ii下实现。实用，好用。 (Verilog language implementation of the digital down-conversion design. ALTERA at the implementation of QUARTUS ii. Practical, easy to use.)

舍入过程中可以使用直接choping和就近舍入，考虑可就近舍入过程中引起尾码加一导致阶码增加的情况。已通过Quartus_ii\Modelsim的联合仿真。

verilog HDL 实现的双电梯1-9层控制器源码+仿真+设计文档说明,电梯控制器可分为两个部分，一个是控制器，一个是数据通路。数据通路主要完成对当前电梯所在楼层的远算。控制器则根据外部输入信号和当前状态向数据通路发送控制信号，控制电梯的上升、下降或停留。由于有a,b两部电梯，对每部电梯我们都采用控制器+数据通路的结构。两者的控制器和数据通路分别独立。为方便后续的设计，当前楼层通过9位one hot码表示，如1楼为000000001。

依据数码管的显示原理，实现数码管的动态扫描方法 运用Verilog HDL 语言的描述与建模的技巧和方法编程实现了数码管的动态扫描

该该代码使用verilog语言实现地鼠游戏，设置一个开始键，复位键，和八个打地鼠键。游戏一共三关，每关出现八个地鼠。