一个简单的用verilog语言描述的RISC_CPU的例子，这个例子结构简单，对于初学者很有用

Computer Organization and Design RISC-V Edition 一书所有的PPT/Slides 演示文档全章节打包下载。如没找到对应的书，可以在看过之前的版本上，对照这些PPT更新下。

安装risc-V的rocket的环境，零基础，记录最开始到能够出成功转换为verilog版本的代码的详细步骤。

Kendryte K210为开源RISC-V内核，同时增强部分AI指令的新一代嵌入式CPU, 此文为2018年12月更新的芯片开发编译环境说明，使用Cmake与官方的SDK

夏宇闻老师的Verilog书，CPU一章的RISC_CPU。平台：modelsim 6.4。实测可使用，无Error。

基于FPGA的16位RISC_CPU设计__源自曹晓亮的博客

计算机组成与设计：硬件/软件接口(RISC_V英文原版)，提供给大家一起学习参考

Chisel官方培训讲义，想要了解Chisel已经Risc-V的专业人士必读！

risc-v core的Verilog源码，

蜂鸟SOC开源工程源码是基于RISC-V架构的一个项目，RISC-V是一种开放源代码指令集架构（ISA），由加州大学伯克利分校的研究人员设计，并在全球范围内获得了广泛的关注和支持。RISC-V的设计理念是简化、高效和可扩展，这使得它在嵌入式系统、物联网(IoT)设备以及高性能计算等领域具有广泛应用前景。 这个项目的核心是为FPGA（Field-Programmable Gate Array）设计了一个完整的System-on-Chip (SOC)。FPGA是一种可编程的集成电路，允许开发者根据需要自定义硬件逻辑。Quartus II 13.1是Altera公司（现已被Intel收购）的一款强大的FPGA开发工具，它提供了从设计输入、逻辑综合、时序分析到配置芯片的全套流程，确保蜂鸟SOC能在目标FPGA上正确运行。 蜂鸟SOC源码的"rtl"目录可能包含以下关键组件： 1. **处理器核**：RISC-V的实现，通常包括RV32IMC指令集，支持整数运算、分支、内存访问等基本功能。 2. **内存控制器**：管理内部存储器，如SRAM，与处理器交互进行数据读写。 3. **外围接口**：如GPIO（通用输入/输出）、UART（通用异步接收发送器）等，用于连接外部设备。 4. **总线结构**：如AHB（Advanced High-performance Bus）或AXI（Advanced eXtensible Interface），用于在整个SOC内部协调不同模块的数据传输。 5. **中断控制器**：处理来自不同外设的中断请求，确保系统的实时响应。 6. **时钟和复位管理**：控制系统的时钟信号和复位操作，确保各部分正常工作。 7. **IP核**：可能包含预封装的功能模块，如加密、解码、浮点运算单元等，根据具体需求选择。 在Quartus II中，开发者首先会使用Verilog或VHDL等硬件描述语言编写源代码，然后通过综合工具将这些高级语言转化为门级网表，再经过布局布线生成最终的比特流文件，该文件可以直接烧录到FPGA中实现硬件功能。 在实际开发过程中，开发者需要进行以下步骤： 1. **设计输入**：编写源代码，定义SOC的各个模块和接口。 2. **编译和综合**：使用Quartus II的编译工具，将源代码转换成逻辑门级别的网表。 3. **时序分析**：检查设计是否满足速度和功耗要求，对设计进行优化。 4. **适配和布局布线**：将逻辑门网表映射到具体的FPGA资源上。 5. **仿真验证**：通过硬件描述语言或系统级仿真工具验证设计的功能和性能。 6. **编程和调试**：将生成的比特流文件下载到FPGA，进行硬件测试和调试。 通过这个开源项目，开发者可以学习到RISC-V处理器的设计原理，了解FPGA开发流程，以及如何构建一个完整的SOC系统。同时，这也是一个很好的实践平台，可以让开发者根据自己的需求定制和扩展硬件功能，进一步提升其在嵌入式系统和FPGA设计领域的专业技能。