在FPGA开发环境下,以QuartusII软件为系统设计平台,采用Verilog HDL语言,运用自上而下的模块化编程思想和实现方案对多功能数字钟各功能模块进行设计.在原理图文件中添加各功能模块元件符号,然后通过连线组合各底层模块来实现顶层模块设计,最后进行编译和仿真,验证设计的正确性.系统整体设计具有灵活性强、外围电路少、计时精度高、可靠性强等优点.最终在FPGA芯片EP2C8Q208C8上完成下载,验证系统的正确性和实用性.
2021-05-07 13:03:15
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利用VHDL语言编写，具有手动校时，12/24小时切换，音乐闹钟，流水彩灯，还有整点报时，几点整蜂鸣器就鸣叫几声。
2021-04-29 13:42:20
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这是我自己写的课程设计报告 里面有各个模块的仿真。比如 秒 分 时，还有分频，整点报时。数字钟的功能也很全 可调节时间 总之 也是自己辛苦的结果
2021-04-25 19:11:04
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