本书以XILINX公司的FPGA为开发平台，采用MATLAB及VHDL语言为开发工具，详细阐述了数字调制解调技术的FPGA实现原理、结构、方法，以及仿真测试过程，并通过大量工程实例分析FPGA实现过程中的具体技术细节。主要包括FPGA实现数字信号处理基础、ASK调制解调、PSK调制解调、FSK调制解调、QAM调制解调，以及扩频通信的设计与实现等内容。本书思路清晰、语言流畅、分析透彻，在简明阐述设计原理的基础上，追求对工程实践的指导性，力求使读者在较短的时间内掌握数字调制解调技术的FPGA设计知识和技能。 第1章 数字通信及FPGA概述 第2章 设计语言及环境介绍 第3章 FPGA实现数字信号处理基础 第4章 滤波器的MATLAB与FPGA实现 第5章 ASK调 制解调技术的实现 第6章 FSK调制解调技术的实现 第7章 PSK调制解调技术的实现 第8章 QAM调制解调技术的实现 第9章 扩频调制解调技术的FPGA实现

Modelsim-Altera 10.1d 破解文件及破解方法 生成licese 修改环境变量

友晶 DE1-SoC中文教材,用于基于Altera的DE1板子开发，上面有SOC开发的整个流程

ALTERA FPGA IP SRAM应用DEMO双口RAM读写测试Verilog源码工程文件， FPGA型号EP4CE10F17C，Quartus版本18.0。 module ram_rw( input clk , //时钟信号 input rst_n , //复位信号，低电平有效 output ram_wr_en , //ram写使能 output ram_rd_en , //ram读使能 output reg [4:0] ram_addr , //ram读写地址 output reg [7:0] ram_wr_data, //ram写数据 input [7:0] ram_rd_data //ram读数据 ); //reg define reg [5:0] rw_cnt ; //读写控制计数器 //***************************************************** //** main code //***************************************************** //rw_cnt计数范围在0~31,ram_wr_en为高电平;32~63时,ram_wr_en为低电平 assign ram_wr_en = ((rw_cnt >= 6'd0) && (rw_cnt = 6'd32) && (rw_cnt <= 6'd63)) ? 1'b1 : 1'b0; //读写控制计数器,计数器范围0~63 always @(posedge clk or negedge rst_n) begin if(rst_n == 1'b0) rw_cnt <= 6'd0; else if(rw_cnt == 6'd63) rw_cnt <= 6'd0; else rw_cnt <= rw_cnt + 6'd1; end //读写控制器计数范围：0~31 产生ram写使能信号和写数据信号 always @(posedge clk or negedge rst_n) begin if(rst_n == 1'b0) ram_wr_data = 6'd0 && rw_cnt <= 6'd31) ram_wr_data <= ram_wr_data + 8'd1; else ram_wr_data <= 8'd0; end //读写地址信号 范围:0~31 always @(posedge clk or negedge rst_n) begin if(rst_n == 1'b0) ram_addr <= 5'd0; else if(ram_addr == 5'd31) ram_addr <= 5'd0; else ram_addr <= ram_addr + 1'b1; end endmodule

ALTERA FPGA IP FIFO 8bitX8 FIFO读写测试Verilog源码工程文件， FPGA型号Cyclone4E系列中的EP4CE10F17C8，Quartus版本18.0。 module ip_fifo( input sys_clk , // 时钟信号 input sys_rst_n // 复位信号 ); //wire define wire wrreq ; // 写请求信号 wire [7:0] data ; // 写入FIFO的数据 wire wrempty ; // 写侧空信号 wire wrfull ; // 写侧满信号 wire wrusedw ; // 写侧FIFO中的数据量 wire rdreq ; // 读请求信号 wire [7:0] q ; // 从FIFO输出的数据 wire rdempty ; // 读侧空信号 wire rdfull ; // 读侧满信号 wire rdusedw ; // 读侧FIFO中的数据量 //***************************************************** //** main code //***************************************************** //例化FIFO模块 fifo u_fifo( .wrclk ( sys_clk ), // 写时钟 .wrreq ( wrreq ), // 写请求 .data ( data ), // 写入FIFO的数据 .wrempty ( wrempty ), // 写空信号 .wrfull ( wrfull ), // 写满信号 .wrusedw ( wrusedw ), // 写侧数据量 .rdclk ( sys_clk ), // 读时钟 .rdreq ( rdreq ), // 读请求 .q ( q ), // 从FIFO输出的数据 .rdempty ( rdempty ), // 读空信号 .rdfull ( rdfull ), // 读满信号 .rdusedw ( rdusedw ) // 读侧数据量 ); //例化写FIFO模块 fifo_wr u_fifo_wr( .clk (sys_clk ), // 写时钟 .rst_n (sys_rst_n), // 复位信号 .wrreq (wrreq ), // 写请求 .data (data ), // 写入FIFO的数据 .wrempty (wrempty ), // 写空信号 .wrfull (wrfull ) // 写满信号 ); //例化读FIFO模块 fifo_rd u_fifo_rd( .clk (sys_clk ), // 读时钟 .rst_n (sys_rst_n), // 复位信号 .rdreq (rdreq ), // 读请求 .data (q ), // 从FIFO输出的数据 .rdempty (rdempty ), // 读空信号 .rdfull (rdfull ) // 读满信号 ); endmodule

Altera FPGA 全速漂移 开发指南,

Altera CYCLONE2 DE2-70开发板配套资料数据手册程序实例硬件参考设计等文档资料

Altera cyclone III -DDR2-USB3.0 (CYUSB3014)FPGA开发套件光盘资料硬件原理图+VERILOG逻辑例程

Altera(Intel)_Cyclone_IV_EP4CE15核心板+开发底板PDF原理图+Quartus逻辑例程+开发板文档资料,包括_Key,SDRAM，_CP2102_UART，MicroSD，GMII_Ethernet等FPGA VERILOG 逻辑例程工程文件，开发板资料及相关主要器件技术手册等。

Altera(Intel)_Cyclone10_ 10CL006 核心板+开发底板PDF原理图+Quartus逻辑例程+开发板文档资料,包括LED,Key,SDRAM等FPGA VERILOG 逻辑例程工程文件，开发板资料及相关主要器件技术手册等。