博客【Verilog实战】AMBA 3 APB接口设计的RTL、Test bench、makefile和tcl文件

eclipse可视化编程插件，可以实现文本框、按钮的直接拖拽，从而省去了编写代码的繁琐，大大节省了时间。 安装时，要将压缩包内的文件夹内的文件解压到Eclipse对应同名的文件夹下，然后重启Eclipse即可。新建项目时选择new--other--java--visualclass,然后点右边的一个小三角即可展开图形拖拽界面。

集成电路设计课件：9 testbench编写.ppt

vivado2019.2中通过verilog实现基于FPGA的低通滤波器,并提供testbench测试文件+含代码操作演示视频 运行注意事项：使用vivado2019.2或者更高版本测试，用软件打开FPGA工程，然后参考提供的操作录像视频跟着操作。工程路径必须是英文，不能中文。

一款易语言验证码识别软件，自己加到软件里面使用。

数字系统设计：Testbench设计.ppt

博文【Verilog实战】SPI协议接口的设计和功能验证（附源码）的完整源码

大多数硬件设计人员对verilog的testbench比较熟悉，那是因为verilog被设计出来的目的就是为了用于测试使用，也正是因为这样verilog的语法规则才被设计得更像C语言，而verilog发展到后来却因为它更接近C语言的语法规则，设计起来更加方便，不像VHDL那也死板严密，所以verilog又渐渐受到硬件设计者们的青睐。但其实VHDL在最开始也是具有测试能力的，而且它的语法严密，但我们同样可以用它来编写我们的测试文件。大多数硬件设计人员对verilog的testbench比较熟悉，那是因为verilog被设计出来的目的就是为了用于测试使用，也正是因为这样verilog的语法规则才被设计得更像C语言，而verilog发展到后来却因为它更接近C语言的语法规则，设计起来更加方便，不像VHDL那也死板严密，所以verilog又渐渐受到硬件设计者们的青睐。但其实VHDL在最开始也是具有测试能力的，而且它的语法严密，但我们同样可以用它来编写我们的测试文件。

Quartus II 使用modelsim 过程 含testbench

博文【异步FIFO的设计和功能验证】的源码，包含异步FIFO模块的RTL代码文件、Testbench 代码文件、tcl和makefile脚本文件