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基于FPGA的全数字锁相环的设计

基于FPGA的全数字锁相环的设计，给出了使用verilog HDL语言对锁相环进行基于FPGA的全数字系统设计，以及对其性能进行分析和计算机仿真的具体方法。该方法采用综合仿真来对数字锁相环进行输入设计、功能时序仿真及器件编程。仿真结果表明：该方法可通过在传统数字锁相环基本结构的基础上增加自动变模控制模块来有效解决缩短捕捉时间和减小同步误差之间的矛盾。

2021-10-11 15:38:11 186KB FPGA 锁相环

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Matlab环境下的全数字锁相环仿真模型

由于锁相环工作频率高,用SPICE对锁相环进行仿真,数据量大,仿真时间长。而在设计初期,往往并不需要很精确的结果。因此,为了提高锁相环设计效率,有必要为其建立一个高效的仿真模型。在总结前人提出的一些锁相环仿真模型的基础上,用Matlab语言构建了一种新的适用于全数字锁相环的仿真模型;对全数字锁相环版图进行了SPICE仿真,与该模型的仿真结果相验证。

2021-08-30 15:30:32 288KB 全数字锁相环;Matlab;仿真模型

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DDS与PLL的matlab实现

DDS和PLL的matlab实现，DDS和PLL的原理简述，程序可以直接仿真，内有仿真图。

2021-08-20 17:50:59 469KB DDS和PLL matlab 数字频率 数字锁相环

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超前滞后型数字锁相环+verilog

数字鉴相器+数字滤波器+数字压控振荡器，数字压控振荡器时钟频率6倍于输入时钟频率

2021-08-05 14:04:39 769B 数字锁相环 超前滞后型 verilog FPGA

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智能模值控制的数字锁相环的FPGA设计与分析.pdf

2021-07-13 19:04:37 242KB FPGA 硬件技术 硬件开发 参考文献

基于FPGA的数字锁相环设计与仿真分析.pdf

2021-07-13 18:08:33 190KB FPGA 硬件技术 硬件开发 参考文献

dpll数字锁相环

利用verilog开发的数字锁相环。主要用于学习理解PLL，适用于初学者

2021-07-04 15:10:23 652KB verilog dpll

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全数字锁相环的FPGA设计

本文主要介绍，全数字锁相环的设计方法，并用fpga实现且给出了verilog代码，仅供大家参考学习

2021-07-04 15:05:45 87KB FPGA 数字锁相环 verilog

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Digital PLL

数字锁相环原理介绍，并配有相关的matlab程序及结果分析。

2021-05-25 16:00:16 1.28MB 数字锁相环

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三相数字锁相环pscad仿真

三相数字锁相环pscad仿真采用dq变换 PI控制

2021-05-19 15:52:57 24KB pscad 锁相环

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