数字锁相环设计源程序, PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上; 顶层文件是PLL.GDF
2021-05-15 17:48:12 118KB 数字锁相环设计源程序
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使用verilog语言实现的FPGA数字锁相环(pll)
2021-05-14 15:16:26 198KB verilog fpga pll
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自己写的verilog锁相环。1k~100k频率比较稳定。N分频器自己修改。
2021-05-11 02:28:18 2.48MB 锁相 verilog
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数字锁相环原理和应用》 胡华春, 石玉. 本书对全数字锁相环路(正向过零型、触发型和导前-滞后型锁相环路)的原理和引用作了较为全面的论述。并对目前应用较为普遍的数字锁相环路作了介绍。书中除了原理叙述外,侧重于介绍各类数字锁相环路的设计方法和应用实例。
2021-04-29 09:12:40 9.62MB 锁相环
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FPGA实现的锁相环程序 利用原理图和VHDL等实现锁相环技术
2021-04-26 13:56:12 119KB DPLL FPGA
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数字锁相环,基于FPGA的,且应用了数字积分算法。。。很好很好,我也是淘来。这里给大家一起分享
2021-04-23 00:17:28 137KB FPGA;锁相环;全数字:DPLL
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通信实验仿真
2021-04-20 21:55:27 24KB simulink仿真 二阶锁相环
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数字锁相环verilog源程序,GOODLUCK
2021-04-19 03:12:37 1KB 数字锁相环
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数字锁相环的verilog源代码
2021-04-09 16:32:06 4KB 全数字
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