EP1C6Q240_FT245BM_IS61LV51216 FPGA应用开发板ALTIUM设计原理图PCB+FPGA VERILOG源码,4层板设计，大小为120x72mm，Altium Designer 设计的工程文件，包括完整的原理图及PCB文件，可以用Altium(AD)软件打开或修改，已制样板测试验证，可作为你产品设计的参考。集成封器件型号列表： Library Component Count : 30 Name Description ---------------------------------------------------------------------------------------------------- 0006 4 HEADER HEADER 4 93C46 AT24C128 AT45DB041B-S U? Cap Capacitor Cap Pol1 Polarized Capacitor (Radial) DIODE Diode DIP_XTAL DSO751S ELECTRO1 EP1C6Q240 FT245BM HEADER 15X2 HEADER 20X2 IS61LV51216 Inductor Inductor LED LT1086MC MYEPCS4 MYJTAG R RESISTOR RES2 Res1 Resistor SST39SF010_020_040 SW-PB Switch USB_B ZENER2 配套的cyclone FPGA Verilog源码文件（非工程文件）如下： flash_to_sram_pro.v led.v pll2.v sram_read.v test_board.v test_io_cell.v

EP2C5T144C8+RTL8201CL双网口FPGA主控板ALTIUM设计硬件原理图PCB+FPGA Verilog源码，硬件4层板设计，大小为180x90mm，包括完整无误的原理图和PCB印制板图，已经在项目中使用，可用Altium Designer(AD)软件打开或修改，可作为你产品设计的参考。 核心器件如下: Library Component Count : 40 Name Description ---------------------------------------------------------------------------------------------------- 1K10P144 1K10P144 74ALVC164245DL 1K10P144 LM2831 1K10P144 RTL8201CL 1K10P144 SII1178 TX 1K10P144 4 HEADER HEADER 4 AOZ1010AI AT24C01A/02 AT45DB041B-S U? CAP Capacitor CON2 CON4 Connector CON6 Connector DIODE Diode DS18B20 Q? DS26C31 DS90C032 DSO751S ELECTRO1 EP2C5 EP2C5Q144C8 EPCS4 H1102 HEADER 16X2 HEADER 4X2 HEADER 6 HEADER 8X2 INDUCTOR IS61LV2568L-8T JTAG LED LT1086MC MAGNETIC40 RES2 RES4 RJ45 SCD_PROGRAMMER SW-SPST ZENER2 配套的cyclone FPGA Verilog源码文件（非工程文件）如下： clk_test.v IO_test.v Led_Ctrl_SV1.v pll_mega.v RTL8201_test.v sram_test.v sys_test.v

ALTERA FPGA IP SRAM应用DEMO双口RAM读写测试Verilog源码工程文件， FPGA型号EP4CE10F17C，Quartus版本18.0。 module ram_rw( input clk , //时钟信号 input rst_n , //复位信号，低电平有效 output ram_wr_en , //ram写使能 output ram_rd_en , //ram读使能 output reg [4:0] ram_addr , //ram读写地址 output reg [7:0] ram_wr_data, //ram写数据 input [7:0] ram_rd_data //ram读数据 ); //reg define reg [5:0] rw_cnt ; //读写控制计数器 //***************************************************** //** main code //***************************************************** //rw_cnt计数范围在0~31,ram_wr_en为高电平;32~63时,ram_wr_en为低电平 assign ram_wr_en = ((rw_cnt >= 6'd0) && (rw_cnt = 6'd32) && (rw_cnt <= 6'd63)) ? 1'b1 : 1'b0; //读写控制计数器,计数器范围0~63 always @(posedge clk or negedge rst_n) begin if(rst_n == 1'b0) rw_cnt <= 6'd0; else if(rw_cnt == 6'd63) rw_cnt <= 6'd0; else rw_cnt <= rw_cnt + 6'd1; end //读写控制器计数范围：0~31 产生ram写使能信号和写数据信号 always @(posedge clk or negedge rst_n) begin if(rst_n == 1'b0) ram_wr_data = 6'd0 && rw_cnt <= 6'd31) ram_wr_data <= ram_wr_data + 8'd1; else ram_wr_data <= 8'd0; end //读写地址信号 范围:0~31 always @(posedge clk or negedge rst_n) begin if(rst_n == 1'b0) ram_addr <= 5'd0; else if(ram_addr == 5'd31) ram_addr <= 5'd0; else ram_addr <= ram_addr + 1'b1; end endmodule

ALTERA FPGA IP FIFO 8bitX8 FIFO读写测试Verilog源码工程文件， FPGA型号Cyclone4E系列中的EP4CE10F17C8，Quartus版本18.0。 module ip_fifo( input sys_clk , // 时钟信号 input sys_rst_n // 复位信号 ); //wire define wire wrreq ; // 写请求信号 wire [7:0] data ; // 写入FIFO的数据 wire wrempty ; // 写侧空信号 wire wrfull ; // 写侧满信号 wire wrusedw ; // 写侧FIFO中的数据量 wire rdreq ; // 读请求信号 wire [7:0] q ; // 从FIFO输出的数据 wire rdempty ; // 读侧空信号 wire rdfull ; // 读侧满信号 wire rdusedw ; // 读侧FIFO中的数据量 //***************************************************** //** main code //***************************************************** //例化FIFO模块 fifo u_fifo( .wrclk ( sys_clk ), // 写时钟 .wrreq ( wrreq ), // 写请求 .data ( data ), // 写入FIFO的数据 .wrempty ( wrempty ), // 写空信号 .wrfull ( wrfull ), // 写满信号 .wrusedw ( wrusedw ), // 写侧数据量 .rdclk ( sys_clk ), // 读时钟 .rdreq ( rdreq ), // 读请求 .q ( q ), // 从FIFO输出的数据 .rdempty ( rdempty ), // 读空信号 .rdfull ( rdfull ), // 读满信号 .rdusedw ( rdusedw ) // 读侧数据量 ); //例化写FIFO模块 fifo_wr u_fifo_wr( .clk (sys_clk ), // 写时钟 .rst_n (sys_rst_n), // 复位信号 .wrreq (wrreq ), // 写请求 .data (data ), // 写入FIFO的数据 .wrempty (wrempty ), // 写空信号 .wrfull (wrfull ) // 写满信号 ); //例化读FIFO模块 fifo_rd u_fifo_rd( .clk (sys_clk ), // 读时钟 .rst_n (sys_rst_n), // 复位信号 .rdreq (rdreq ), // 读请求 .data (q ), // 从FIFO输出的数据 .rdempty (rdempty ), // 读空信号 .rdfull (rdfull ) // 读满信号 ); endmodule

图像矩阵[122 68 117 151 115 141 123 153 87] x方向算子[-1 0 +1 -2 0 +2 -1 0 +1] y方向算子[+1 +2 +1 0 0 0 -1 -2 -1] Gx_temp1 = 117 + 141*2 + 87 = 486 Gx_temp2 = 122 + 151*2 + 123 = 547 Gx_data = 547-486 = 61 Gy_temp1 = 122 + 68*2 + 117 = 375 Gy_temp2 = 123 + 153*2 + 87 = 516 Gy_data = 516-375 = 141 Gxy_square = 61 * 61 + 141*141 = 23602 Dim = sqrt(23602) = 153 153 > 30，输出1

EP1C6Q240 FPGA设计八口百兆单板扫描控制器PROTEL99SE设计硬件原理图+PCB+BOM+FPGA VERILOG源码文件,4层板设计，双面布局布线，已在项目中使用可以做为你的设计参考。

华中科技大学 组员课程设计 计算机组成原理课程设计 cpu流水 verilog源码 功能包括：流水、插入气泡、重定向、多级嵌套中断 组员课程设计

PEX8311 PCIE开发板 PLX8311 fpga PCI EXPRESS开发平台光盘资料，包括PROTEL 99SE 设计的原理图+封装文件，FPGA工程Verilog源码，及相关技术文档资料

VERILOG基础程序例程 基础教程 初学代码 FPGA测试VERILOG源码,包括大量的设计实例，逻辑源码， 可以做为你的学习参考。

DES IP算法FPGA VERILOG DES 3DES IP加密解密算法源码文件，项目设计用到的Verilog HDL DES算法IP源码，可以直接用于的FPGA设计。文件包括VERILOG源码+DES IP算法使用手册文档资料。