srio是面向嵌入式系统开发提出的高可靠、高性能、基于包交换的新一代高速互联技术，已于2004年被国际标准化组织(ISO)和国际电工协会(IEC)批准为ISO/IECDIS 18372标准。SRIO则是面向串行背板、DSP和相关串行数据平面连接应用的串行RapidIO接口。 fpga关于srio使用ip core仿真的自回环实验

论坛的官方工程代码，注释比较清晰、全面，可以在上面做一些开发。包括SRIO,UART,GPIO,I2C,EMIF,网口,SPI,TIMER,HyperLink,Memory_Test等等,包含说明文档，很有用的资源。

IDT公司的SRIO转PCIe的桥接芯片，通过该芯片可以轻松实现SRIO系统与PCIe系统的无缝连接，实现两个生态系统的融合。

PCIE转SRIO功能实现

SRIO协议规范，适用于VPX系统平台，航天，航空，军工院所使用。

Vivado 2015.4 亲测有效，其他版本没试过，使用时注意删除其他license中与之矛盾的语句，注意根据license的使用时间限制更改电脑时间。

Vivado SRIO IP核设计，Vivado仿真工程。

实现了vxworks6.9，P2020平台下SRIO的message通信，代码中有测试例程

2018.3测试可用，各种IP超级齐全，测试了srio可用，Jesd等IP均显示正常，理论上所有版本应该都支持，大家下来看看。

本人在写JESD204B的AXI4-Lite配置接口时，发现对端口时序的理解和常规的理解不一样，因此写这篇文章以作记录，具体如下。 1.1 写时序异常 按常规理解的时序图（参照SRIO）写出来的代码，ready是因，valid是果。在仿真时发现在时钟复位配置好后，ready信号并没有按想象中一样，会先拉高来等待输入数据。ready信号是一直为0的。 检查配置情况发现配置没有错误，然后对比JESD204B ip核的demo文件仿真图，发现ready信号要先等valid信号有效后才会输出一个时钟的有效信号。这成了valid是因，ready是果。因果和常规理解的是反着的。 具体的情况见第3节。 1.2 读时序异常 按常规理解的时序为，ready准备好后，输入读取的地址并且valid有效时，ready会拉低去处理内部信号，在输出对应地址数据后，再次拉高等待下一次读取。 但是JESD204B的ip中AXI4-Lite配置接口的读aready是隔一段时间输出一个固定的2个时钟高ready。即使是在availd拉高后aready也不会根据availd拉低，依然是输出固定的2个时钟高信号。这导致我们在需要连续读取内部数据时，不能单纯的把aready当成读取下一个地址准备好的依据。 具体情况见第4节。