复数乘法器 ip核 练习工程 vivado2018.3/modelsim se10.7 行为仿真
2022-04-07 14:06:31
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vhdl硬件设计语言 四输入表决器电路 二位二进制乘法器电路 一位二进制全减器等源代码及仿真波形
MAX plus II 仿真波形
2022-04-05 17:10:33
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根据补码的特点对Booth2算法进行了改进，在得到部分积的基础上，采用平衡的42压缩器构成的Wallace树对部分积求和，再用专门的加法器对Wallace产生的结果进行求和得到最终结果。用Verilog硬件语言进行功能描述，并用Design_analyzer对其进行综合，得出用这种改进Booth2算法实现的乘法器比传统的CSA阵列乘法器速度快、规模较大的结论。
2022-03-16 20:39:20
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关于
这个代表是一个modelsim 10.2c项目，该项目是一个快速乘法器电路的Verilog实现。
细节：
使用booth-radix 4算法生成部分乘积
使用基于 CSA 的 Wallace-tree-like 树来压缩部分乘积
进位超前加法器进行最终压缩。
压缩树的描述可以在 doc/CompressTreeDesign 目录中找到。
2022-03-06 15:23:55
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设计制作自动计费器，包括行车里程计费、等车时间和起步价三部分，用三位数码管显示，最大金额为99.9元。
行车单价、等车单价、起步价可分别由拨码开关或拨码盘预置
2022-03-05 15:47:45
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