自己编写的xilix ddr3 IP核用户接口verilog程序

xilinx ise ddr3 verilog

官方给的ddr3测试程序长达万行，有木有很痛苦的感觉？来来来，这个测试接口只有300行左右，实现了顺序写入及顺序读出，可以让你在半个小时之内了解具体的实现方法，本程序在ml605及ise14.4的ddr 3.92上验证过，可以正常读写，但仍然有bug,只是提供一个思路哈，我也在努力继续改进。

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评论信息

xibeifeng666 :

挺不错找到了先看看
2020-01-11
tqxxzy :

又涨价了啊，这么贵啊。。。。
2019-05-28
混乱的鱼 :

很好的东西
2018-08-26
zengchang1987 :

下来学习下
2018-08-14
jemima :

有一定参考价值
2018-06-05

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