Verilog HDL设计64bits算术乘法器.rar
1.用VerilogHDL设计实现64bit二进制整数乘法器，底层乘法器使用16*16\8*8\8*32\8*16小位宽乘法器来实现，底层乘法器可以使用FPGA内部IP实现；
2.基于modelsim仿真软件对电路进行功能验证；
3.基于Quartus平台对代码进行综合及综合后仿真，芯片型号不限；
4.电路综合后的工作频率不低于50MHz。
文件下载
资源详情
[{"title":"（ 1 个子文件 456KB ） Verilog HDL设计64bits算术乘法器.rar","children":[{"title":"Verilog HDL设计64bits算术乘法器.doc <span style='color:#111;'> 552.50KB </span>","children":null,"spread":false}],"spread":true}]
评论信息
其他资源
- MATLAB程序——癫痫病人的脑电信号提取
- 清华大学操作系统期中期末试卷11-18.zip
- Linux下GPS定位
- matlab代码 灰度图像形态学处理
- 精通MATLAB最优化计算（第2版）.pdf
- The Linux Command Line, 2nd Edition 第二版（正式版，原版pdf）
- PHP 个人博客 PHP版 源码 推荐 共享 个人主页
- KLT Algorithm人脸追踪
- 海拉之光LucidShape1.1.part1.rar
- 神州数码交换机知识框架及细分.pdf
- PCA（主成分分析法）
- Redis从入门到精通（深入剖析）【55集完整资料】12-redis-redis的基本知识2.avi
- Mastering Machine Learning with R(2nd) 无水印pdf
- 基于51单片的恒温箱
- 多路输出直流稳压电源的设计
- TVP5158视频解码芯片文档
- stm32 MDK5.14安装手册
- java 宾馆客房管理系统
- 基于jpeg ghosts的图像篡改检测算法
- android开发主界面框架
免责申明
【只为小站】的资源来自网友分享，仅供学习研究，请务必在下载后24小时内给予删除，不得用于其他任何用途，否则后果自负。基于互联网的特殊性，【只为小站】 无法对用户传输的作品、信息、内容的权属或合法性、合规性、真实性、科学性、完整权、有效性等进行实质审查；无论 【只为小站】 经营者是否已进行审查，用户均应自行承担因其传输的作品、信息、内容而可能或已经产生的侵权或权属纠纷等法律责任。
本站所有资源不代表本站的观点或立场，基于网友分享，根据中国法律《信息网络传播权保护条例》第二十二条之规定，若资源存在侵权或相关问题请联系本站客服人员，zhiweidada#qq.com，请把#换成@，本站将给予最大的支持与配合，做到及时反馈和处理。关于更多版权及免责申明参见 版权及免责申明
本站所有资源不代表本站的观点或立场，基于网友分享，根据中国法律《信息网络传播权保护条例》第二十二条之规定，若资源存在侵权或相关问题请联系本站客服人员，zhiweidada#qq.com，请把#换成@，本站将给予最大的支持与配合，做到及时反馈和处理。关于更多版权及免责申明参见 版权及免责申明