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基于Verilog HDL的全功能UART IP核的设计与实习
基于Verilog HDL的全功能UART IP核的设计与实习
上传者:
yeyanbin
|
上传时间: 2021-08-12 17:55:34
|
文件大小: 238KB
|
文件类型: RAR
模型
FPDA
QuartusII
基于Verilog HDL的全功能UART IP核的设计与实习.基于Verilog HDL的全功能UART IP核的设计与实习.
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评论信息
fu_jiangjie :
很有用的资料,不错,谢谢分享
2014-06-29
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