Virtuoso和MMSIM有效结合，完整的Check/Assertion flow包含：在图形界面设置Check/Assert, 通过仿真得到Check/Assert的结果，在图形界面直接显示Check/Assert的结果，对结果进行各种灵活的后处理，并在schematic 直接进行反标。该流程可以覆盖电路设计常用check需求，完全不依赖脚本，图形界面让工程师更容易上手，基于瞬态仿真的Dynamic Check相比其他工具更具优势。有效利用Check/Assert flow, 可以帮助避免或及早发现设计中的一些常见问题，从而减少设计迭代，该流程在TSMC 16 nm和Intel 14 nm实际项目上得到应用，很大程度地提高了设计效率。 Virtuoso Check/Assertion Flow是在先进的工艺节点下进行电路设计时的一种高效验证方法，它结合了Virtuoso设计平台和MMSIM仿真器的优势，以图形化的方式支持电路检查和断言设置。这个流程简化了电路检查的复杂性，使得工程师无需深入学习脚本语言，就能进行有效的设计验证。 在Virtuoso Check/Assertion Flow中，首先在图形用户界面（GUI）设置检查和断言条件，然后通过MMSIM进行电路仿真，获取检查和断言的结果。这些结果直接在Virtuoso环境中展示，便于工程师直观地查看和分析。此外，该流程还支持对结果进行灵活的后处理，比如数据过滤、统计分析等，并允许在原理图上直接进行反标，即在电路图上标记出有问题的元件或连接，有助于快速定位问题。 Static Check和Dynamic Check是电路检查的两大类。Static Check主要检查电路的拓扑结构，例如检查悬空节点、浮置栅极、浮置基极、热阱等，这些检查在电路解析阶段进行，速度快，且不影响仿真性能。例如，static_erc检查常见的连接错误，static_highz查找高阻抗节点，防止漏电，而static_voltdomain则确保电压域的正确连接，防止器件损坏。 Dynamic Check则是基于瞬态仿真的检查，它关注于仿真结果中的动态行为。例如，dyn_highz动态检查高阻抗节点，与static_highz类似但考虑了时序变化；dyn_exi用于检测电流超过预设阈值的器件，有助于排查待机模式下的漏电流问题；dyn_setuphold则针对时序问题，确保时钟和数据的setup time和hold time满足要求。 Virtuoso提供的Check/Assertion Flow通过一个直观的工作流程来执行这些检查，如图5所示，工程师在VSE XL中定义检查规则，通过MMSIM进行仿真，然后在Virtuoso环境中查看结果，进行后处理和反标操作。这种流程已经在TSMC 16纳米和Intel 14纳米的实际项目中得到了验证，显著提高了设计效率，减少了设计迭代次数，从而缩短了设计周期。 总结来说，Virtuoso Check/Assertion Flow是一种强大的电路设计验证工具，尤其在先进工艺节点下，能够帮助工程师在设计早期发现并解决问题，提升设计质量和效率。通过其图形化的用户界面，即使不熟悉脚本编程的工程师也能轻松掌握，降低了设计验证的门槛，促进了高效的设计流程。

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