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vsin_Jitter_lovefck_verilog-A_
sinusoidaljitter
_clockgenerator_
在Cadence平台中,用Verilog-A产生正弦抖动的时钟。用于SerDes接收机抖动容限的仿真。
2023-03-09 22:47:15
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Jitter
lovefck
verilog-A
sinusoidaljitter
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