### 数字化语音存储与回放系统 #### 题目背景与意义 随着信息技术的发展，语音处理技术在日常生活中得到了广泛的应用。本题目旨在通过设计一个完整的数字化语音存储与回放系统，使参赛者能够深入理解数字信号处理的基本原理和技术，并在此基础上进行创新性设计。通过实际操作和实验验证，不仅能够提升学生的理论水平，还能增强其实践能力。 #### 基本要求解析 1. **放大器的设计**： - **放大器1**：增益为46dB，这表明输入信号经过放大器1后，功率将增加大约46倍。放大器的增益可通过选择合适的电阻值来调整。放大器1的主要作用是对原始输入信号进行预放大。 - **放大器2**：增益为40dB，与放大器1类似，但增益略低。放大器2通常用于进一步提高信号强度，以便后续的模数转换过程能更准确地捕获信号细节。 2. **带通滤波器**：通带范围为300Hz~3.4kHz。这个频率范围是人耳能够感知的语音频段的核心部分。通过使用带通滤波器去除低于300Hz或高于3.4kHz的频率成分，可以有效降低噪声干扰，提高语音清晰度。 3. **模数转换器(ADC)**：采样频率为8kHz，字长为8位。根据奈奎斯特采样定理，为了不失真地重建原始信号，采样频率至少应为最高信号频率的两倍。这里选择的采样频率刚好满足语音信号的要求。8位的字长意味着每个采样值可以用256个不同的量化级别表示。 4. **语音存储时间**：要求至少为10秒。这意味着系统需要有足够的存储空间来保存这段时长的语音数据。 5. **数模转换器(DAC)**：变换频率为8kHz，字长为8位。DAC的作用是将数字信号转换回模拟信号，以便于最终的播放。这里同样采用8kHz的变换频率和8位的字长，与ADC保持一致。 6. **回放语音质量**：良好的回放质量对于语音存储与回放系统至关重要。除了硬件设计之外，还需要考虑软件算法的优化，如噪声抑制和音频压缩等技术。 #### 发挥部分解析 1. **减少系统噪声电平与自动音量控制**：通过改进电路设计、选用高质量元件以及实施噪声抑制技术等方式，可以显著降低系统噪声。同时，增加自动音量控制功能可以使回放的声音更加自然，避免因环境噪声变化导致的听感不舒适。 2. **延长语音存储时间**：通过优化存储格式、采用更高效的编码技术或者利用多级存储策略等方法，可以在不增加额外成本的情况下延长语音存储时间至20秒以上。 3. **提高存储器的利用率**：可以通过采用高效的数据压缩算法来减少存储需求。例如，利用语音信号的特点，选择适合的压缩标准（如ADPCM等），在保证语音质量的同时，减少所需存储空间。 4. **其他可能的扩展功能**：除了上述提到的功能外，还可以考虑添加如语音识别、语音合成等功能，或者针对特定应用场景进行定制化设计，如加入特定的语音校正算法来改善特殊环境下（如嘈杂环境中）的语音识别效果。 #### 结论 通过完成上述基本要求和发挥部分的任务，参赛者不仅能深入了解数字信号处理的基本原理和技术，还能掌握设计高性能数字化语音存储与回放系统的全过程。这对于培养未来的电子工程师具有重要的实践价值。此外，通过竞赛的形式激发学生的创新思维，有助于推动相关领域技术的进步和发展。

使用VHDL进行CPLD/FPGA电路设计时，要根据实际项目的具体情况，合理地划分项目功能，并用VHDL实现相应的功能模块。用模块来构建系统，可有效地优化模块间的结构和减少系统的冗余度，并在模块设计过程中始终贯彻以上的优化设计原则，借助于强大的综合开发软件进行优化，才能达到最优化电路的目的。 在电子设计领域，CPLD（Complex Programmable Logic Device）和FPGA（Field-Programmable Gate Array）是两种常见的可编程逻辑器件，它们能够根据设计师的需求进行灵活配置，实现各种复杂的数字电路功能。VHDL（Very High Speed Integrated Circuit Hardware Description Language）是一种广泛应用于数字系统设计的硬件描述语言，它允许设计师以类似于高级编程语言的方式来描述电路的行为和结构。 在使用VHDL进行CPLD/FPGA设计时，首先要根据项目需求合理划分功能模块。将整个系统分解为多个独立的子模块，每个子模块负责特定的功能，这样可以增强模块间结构的清晰度，减少冗余，提高设计的可读性和可维护性。此外，通过模块化的思想，可以更好地应用复用原则，减少资源浪费。 VHDL的设计过程包括行为描述、RTL（Register Transfer Level）描述和门级描述。这种多层次的描述方式使得设计者可以从抽象级别到具体实现逐步细化，有利于优化电路。在实际设计中，可以利用诸如Altera或Lattice提供的强大开发工具，它们内置的综合器能自动将VHDL代码转化为适合目标器件的逻辑结构。 电路优化是设计的关键环节，主要分为面积优化和速度优化。面积优化旨在最大化CPLD/FPGA的资源利用率，以最小的硬件资源实现最多的功能。而速度优化则关注设计的执行速度，有时会牺牲一部分硬件资源以换取更高的处理速度。在实际工程中，通常需要在两者之间找到一个平衡点，特别是在满足实时性要求的系统中。 在VHDL电路优化设计中，可以采取以下策略： 1. 串行设计：将原本需要在一个时钟周期内完成的并行操作拆分为多个时钟周期，通过时间上的复用来减少硬件资源的使用。例如，在超声探伤数据采集卡的设计中，通过串行化处理，实现了数据的实时压缩，减少了CPLD的宏单元（Micro Cell）使用，但相应地牺牲了部分处理速度。 2. 避免不必要锁存器：不恰当的VHDL语法可能导致锁存器的生成，降低电路速度。设计者应避免在代码中引入无意义的锁存器，确保逻辑反馈的正确性，以提高编译效率和电路性能。 3. 使用状态机简化电路描述：状态机模型可以清晰地描述系统的运行流程，减少逻辑复杂性，同时有助于优化资源分配。 4. 资源共享：通过合理安排模块间的交互，避免重复使用相同的硬件资源，提高资源利用率。 在上述超声探伤数据采集卡的设计案例中，通过采用串行设计和防止不必要锁存器的产生，成功地减少了CPLD的资源消耗，同时保证了系统的实时性要求。这些优化技术对于任何CPLD/FPGA设计都是至关重要的，它们直接影响到设计的成功与否以及产品的性能表现。因此，深入理解和熟练运用VHDL语言以及相关的电路优化策略，是现代电子设计工程师必备的技能。

本文详细介绍多路信号采集系统的实现方案、组成结构及其特性。整个采集系统完成对13路模数混合信号的采样,采样精度为12位,每路信号采样频率不低于12.5kHZ。系统包括模拟开关、测量放大器、AD转换器、CPLD中心逻辑控制器、掉电数据保存单元,系统实现了通过CPLD编程完成与计算机串口间异步串行通信功能。 《多路信号采集器的硬件电路设计》 在现代电子技术中，数据采集系统扮演着至关重要的角色，尤其是在复杂环境下的监测与分析。本文详细阐述了一种多路信号采集器的硬件设计方案，该系统能够对13路混合信号进行高效、精准的采样。其核心特性在于12位的采样精度和每路至少12.5kHz的采样频率，充分满足了实时数据捕获的需求。 系统架构包含以下几个关键组件：模拟开关用于选择不同的输入信号；测量放大器用来提升信号质量，确保微弱信号的有效检测；AD转换器将模拟信号转化为数字信号，以便于后续处理；CPLD（复杂可编程逻辑器件）作为中央逻辑控制器，负责协调各个部分的工作，并通过编程实现与计算机的异步串行通信；而掉电数据保存单元则确保在电源中断时数据的安全。 硬件设计方面，系统被划分为四个主要部分。首先是系统框图，系统设计考虑了1路速变模拟信号、8路缓变模拟信号和4路数字信号，满足不同速度和类型的信号采集需求。信号调理设计环节，运用LM324运算放大器进行信号比例变换，确保信号适应AD转换器的输入范围。模拟开关ADG506因其快速响应和低泄漏特性，成为多通道切换的理想选择。AD7492作为采样芯片，其高速、低功耗和12位精度特性确保了信号采集的精确性。 存储电路设计是另一大重点，通过对不同类型信号的采样率和存储需求的计算，选择了合适的SRAM来存储数据。通过巧妙的通道分配和数据采集策略，实现了速变信号与缓变信号的高效交错采样，以满足高采样率的要求。同时，CPLD的使用使得系统能够实现与计算机的异步串行通信，遵循标准的帧格式，包括起始位、数据位和停止位，且采用9600bps的波特率，确保了数据传输的稳定性和准确性。 总结来说，该多路信号采集器的硬件电路设计综合运用了多种电子元件和技术，旨在实现对多类型信号的高效、精准采集，并具备与计算机的可靠通信能力。这一设计不仅适用于科研领域，也在工业生产和武器研制等众多场景中有着广泛的应用潜力。通过优化硬件配置和精心的系统集成，该设计有效地解决了多通道、高速度、高精度数据采集的挑战，为实时监控和数据分析提供了强大的硬件基础。

导读： 本文从仪器仪表应用领域对温控的需求方面出发，设计了具有高精度、低温漂的16位AD转换电路。模拟输入电压为0 - 100 mV，通过精准的放大和偏置后送给AD652进行V /F变换，转换出来的频率信号由CPLD进行测量，结果送交控制器，产生16位AD转换结果。 本文探讨了基于CPLD（复杂可编程逻辑器件）的高分辨率16位AD转换电路设计，该设计主要应用于仪器仪表领域的温控需求。在这一领域，高精度和低温漂移的AD转换电路至关重要，因为它直接影响到测量和控制的准确性。 在设计中，模拟输入电压范围为0 - 100 mV，首先通过精密放大和偏置电路，将输入信号调理到适合AD652 V/F转换器的范围。AD652是一款高性能的V/F转换芯片，它将电压信号转换为与其成正比的频率信号。转换后的频率信号由CPLD进行测量，CPLD作为一个高速计数器，能够精确地计算出频率，然后将结果传递给控制器，最终产生16位的AD转换结果。 系统架构包含三个主要部分：电压采样部分、模拟-数字转换部分和控制部分。电压采样部分使用精密基准源，例如AD586和OPA333，确保极高的精度和低温漂移。模拟-数字转换部分由电压放大及偏置电路（使用ICL7650运算放大器）、V/F转换模块（AD652）和计数转换模块（CPLD）组成。控制部分则采用单片机，如凌阳的SPEC061A，负责整个系统的协调和数据处理。 在硬件设计上，重点在于精密测试基准源和电压放大及偏置电路。基准源使用AD586和LM336，以保证稳定的电压参考，通过分压和电压跟随技术实现0 - 100 mV的精确电压输出。电压放大及偏置电路中，ICL7650运算放大器用于放大输入电压并进行偏置，以适应V/F转换器的要求。 V/F转换电路是AD转换的核心，AD652的输出频率与输入电压成比例，这种转换方式精度高、线性度好，适用于要求中等转换速度和高分辨率的应用。CPLD的使用提供了高计数频率，增强了系统的灵活性，避免了对特定器件的依赖，降低了系统风险。 本文详细介绍了一个基于CPLD的高分辨率AD转换电路的设计过程，涉及到精密电子器件的选择、信号调理、V/F转换以及CPLD的运用，这些知识点对于理解和设计类似高精度AD转换系统具有重要的指导意义。通过这样的设计，可以实现对微小电压变化的精确测量，满足仪器仪表领域对温控等高精度应用的需求。

### 浅谈FPGA/CPLD的复位电路设计 #### 摘要 本文将深入探讨FPGA/CPLD中的复位电路设计问题。复位电路是集成电路设计中的一个重要组成部分，它确保了系统能够在启动时处于一个已知的稳定状态。文章首先介绍了复位的基本概念，接着详细分析了异步复位与同步复位的区别及其对电路性能的影响，并给出了针对FPGA和CPLD的内部自复位设计方案。 #### 1. 定义 复位信号是一种脉冲信号，其功能是将电路中的寄存器初始化为预设状态。为了确保复位信号的有效性，脉冲的有效时间长度需要大于信号到达寄存器的最大延迟时间。这有助于保证复位操作的可靠性。 #### 2. 分类及不同复位设计的影响 根据信号处理方式的不同，复位可以分为两种类型：异步复位和同步复位。 - **异步复位**：复位信号不受时钟信号的控制，电路对复位信号非常敏感，任何干扰都可能导致复位操作发生。这种类型的复位容易受到噪声的影响，特别是在PCB布局设计时，需要特别注意复位信号线的布线，以防信号干扰导致的误复位。 - **同步复位**：电路只有在时钟信号的有效边沿才会对复位信号做出响应。即使复位信号受到干扰，只要干扰不在时钟边沿附近发生，电路就不会被异常复位。这种方式提高了系统的抗干扰能力，降低了误操作的可能性。 在FPGA/CPLD设计中，如果复位信号是由组合逻辑产生的，则可能会因为组合逻辑的竞争冒险而产生毛刺，导致异步复位的电路误触发。为了避免这种情况，可以通过同步化复位信号来减少误操作的风险。具体做法是设计一个复位模块，该模块接收原始的复位信号，并生成一个新的同步化的复位信号，供其他模块使用。 #### 3. FPGA内部自复位方法 在FPGA设计中，内部自复位信号是一种在器件上电后仅产生一次的信号，随后保持无效直至器件掉电。由于FPGA内部寄存器的上电状态是不确定的，因此不适合直接用于产生复位信号。然而，大多数FPGA都集成了RAM资源，这些RAM可以在上电配置后被初始化为特定值。基于此特性，可以通过以下步骤设计一个可靠的内部自复位信号： 1. **配置RAM**：配置一个1位数据长度、n位地址长度的单口RAM，并将所有数据位初始化为1。 2. **设计读写模块**：创建一个读写模块，该模块包含一个n位的读指针(rp)和一个n位的写指针(wp)。rp在每个时钟周期将其值赋予wp后自增，从而始终保持rp领先于wp。将RAM的输出数据作为复位信号，RAM的输入数据固定为0。通过这种方式，RAM的数据从全1逐渐变为全0，实现了复位脉冲信号的生成。 - **脉冲宽度控制**：通过调整地址长度n或时钟频率，可以精确控制复位脉冲的宽度。 #### 4. CPLD内部自复位方法 与FPGA不同，CPLD内部通常不包含RAM资源，因此不能直接利用RAM来生成内部复位信号。不过，可以设计一个有限状态机(FSM)来实现内部自复位。这种方法虽然存在一定的失败概率，但可以通过调整状态机的复杂度来控制这个概率。 1. **设计有限状态机**：设计一个n位的状态机，其中一个状态表示复位结束(LOOP)，其他状态则表示复位状态(RESET)。一旦进入LOOP状态，就会保持不变。RESET状态是一个暂态状态，会在一个时钟周期后进入LOOP状态。通过控制状态机的大小(n)，可以将复位失败的概率控制在一个可接受的范围内。 2. **利用特定CPLD特性**：值得注意的是，某些CPLD产品在其手册中指出，在完成内部配置后，所有的寄存器都会被清零。这意味着在上电后，寄存器具有一个确定的初始状态。利用这一特性，可以简化内部自复位信号的设计过程。 #### 结论 FPGA/CPLD的复位电路设计是一个复杂但至关重要的环节。合理选择复位方式(异步或同步)、精心设计内部自复位方案，以及充分利用FPGA/CPLD的内部资源，都能够提高系统的稳定性和可靠性。通过对本文所述内容的理解和实践，设计师们可以更好地应对复位电路设计中的挑战，优化FPGA/CPLD设计的整体性能。

主体是main.v文件和main_tb文件。 分为乘法部分，加法部分和fifo存储部分。因项目要求，乘法和加法都为组合逻辑，其中乘法器是把别人的流水线代码去掉了时序部分得来的。 参考了一些站内的代码，主要为记录学习所用，若侵权可联系删除。 欢迎大家提出问题或者修改意见。 在现代数字电路设计中，复数浮点乘法器是一个重要的功能单元，尤其在处理需要复杂算术运算的系统中。本文详细介绍了如何用Verilog语言实现一个32位复数浮点乘法器，并且如何将其运算结果存储于一个先进先出（FIFO）存储器中。整个系统主要包含四个部分：乘法部分、加法部分、FIFO存储部分以及测试模块，而主体文件为main.v和main_tb.v。 乘法部分是整个设计的核心之一，负责执行复数的乘法运算。在设计时，为了满足项目要求，设计者将原始的流水线代码进行了修改，去除了时序部分，使得乘法器成为了组合逻辑电路。这样的设计可能会对电路的性能产生一定影响，因为组合逻辑通常有较短的延迟时间，但需要消耗较多的逻辑资源。设计者参考了站内的代码来完成这一部分，也体现了在学习过程中借鉴他人成果的重要性。 加法部分则负责复数的加法运算。与乘法部分类似，加法部分也被设计为组合逻辑，这可能是为了保证运算速度和简化设计复杂性。在数字电路设计中，组合逻辑相较于时序逻辑具有更快的响应速度，但由于缺少了触发器等存储元件，其稳定性可能不如时序逻辑设计。 FIFO存储部分是实现数据暂存的关键，它能够在复数乘法器和加法器之间提供数据缓冲。FIFO（First In, First Out）是一种先进先出的数据结构，它允许数据按照接收的顺序被取出。在本设计中，FIFO模块可以避免在数据流动过程中产生阻塞，并且可以在整个系统中保持数据的同步。 主控文件main.v和测试文件main_tb.v是整个系统设计的骨架，其中main.v负责定义整个系统的逻辑结构，并调用乘法、加法和FIFO模块。而main_tb.v则是一个测试平台，用于验证整个乘法器系统的设计是否正确。在设计和测试数字电路时，编写测试平台是一个重要的步骤，它能够帮助设计者发现并修复潜在的逻辑错误。 在实现过程中，设计者还提到，该设计主要用作学习和记录使用，并且愿意接受其他人的提问和建议。这种开放的态度是技术社区中知识共享和共同进步的基础。 中的"数字电路"、"verilog"、"fpga"、"浮点乘法"是这一设计的关键词。数字电路是现代电子设备的基础，Verilog是一种硬件描述语言，用于模拟电子系统。FPGA（现场可编程门阵列）是一种可以通过编程来实现特定功能的集成电路。浮点乘法则是本项目实现的核心算法，它是计算机科学中进行科学计算和工程计算的关键技术之一。 随着技术的发展，FPGA在浮点运算方面的能力已经越来越强大，这使得在FPGA上实现复杂的浮点乘法运算成为可能。通过本项目，我们可以看到FPGA在处理复杂数字运算中的灵活性和高效性。 在数字电路设计领域，复数浮点乘法器的设计是一个高度专业化的任务，涉及到数字逻辑设计、算术运算算法以及硬件描述语言等多个方面的知识。通过本项目的实现，可以为学习数字电路设计的人提供一个宝贵的参考案例。 此外，本项目还体现出开源和共享的精神。在技术社区中，代码分享和学习是一个重要的传统，许多设计者通过分享自己的工作来帮助他人学习和进步。同时，这也能够促进整个社区的技术交流和创新。 本项目通过实现一个32位复数浮点乘法器并存储其结果，展示了Verilog语言在数字电路设计中的应用，同时也体现了在FPGA平台上进行复杂运算的可能性。这个项目不仅具有实用价值，也为数字电路设计的学习者提供了一个很好的实践案例。

集电极调幅电路是一种通信电子电路，它属于幅度调制的一种形式，在无线通信领域中具有重要应用。设计与仿真集电极调幅电路的过程，能够帮助学生深入理解通信电子电路的基本工作原理，并提升其分析与解决实际问题的能力。课程设计内容主要涵盖以下方面： 课程设计的目的是让学生通过实践活动加强对通信电子线路的理解，培养学生自主学习与解决实际问题的能力，以及通过设计计算、元件选取、仿真分析等环节，初步掌握简单实用电路的分析方法和仿真技能。 课程设计中包含多个课题，其中集电极调幅电路的设计与仿真作为其中之一，其余还包括二极管峰值包络检波电路的设计与仿真、晶体三极管混频电路的设计与仿真以及变容二极管调频电路的设计与仿真。学生根据自己的学号选择相应的课题进行设计。 课程设计要求学生掌握集电极调幅电路、晶体二极管峰值包络检波器、晶体三极管混频器与变容二极管调频器的基本原理和电路设计方法，同时学会利用OrCAD/Pspice等软件对电路进行仿真和分析。此外，课程设计还强调培养学生自学能力、独立思考能力、严谨的工作作风和科学态度。 课程设计的进度安排为：首先根据课题的技术指标确定整体方案，并进行参数设计计算；接着根据实验条件进行电路的绘制与仿真分析，并完成基本功能；最后进行总结编写课程设计报告。整个过程耗时约为一周。 课程设计说明书应包含以下内容：设计任务及主要技术指标和要求；选定方案的论证及整机电路的工作原理；单元电路的设计计算，元器件选择，电路图；整机电路仿真结果（包括偏置点分析、DC扫描、瞬态分析和AC扫描）；列出元件、器件明细表；对设计成果作出评价，说明本设计特点和存在的问题，提出改进意见。 电路仿真软件如OrCAD/Pspice，能够帮助学生在电脑上模拟电路的工作状态，进行各种类型的电路分析。这不仅节约了硬件成本，还加快了学习与研究的进程。在设计电路时，需要注重电路图的绘制准确性，确保电路设计的合理性和可靠性。元件明细表则需要列出所有的电子元件及其参数，以便于在实际搭建电路时可以准确选购。 在整个课程设计过程中，学生需要综合运用所学的理论知识，通过实验验证理论，通过仿真提高设计效率，通过分析和调整优化电路性能。这样的课程设计不仅提高了学生解决实际问题的能力，也为未来从事相关工作打下了坚实的基础。整个设计报告的撰写和总结也是对学习成果的系统性回顾和提升，是理论与实践相结合的重要环节。 集电极调幅电路的设计与仿真不仅加深了学生对通信电子线路理论知识的理解，而且通过实际操作与软件仿真相结合的方式，有效地提升了学生实践操作能力，为今后的工作和研究积累了宝贵经验。

内容概要：文章介绍了基于Multisim平台设计一个裁判表决电路的实际案例，核心是利用74LS138译码器实现三人表决逻辑，其中一人为主裁，拥有决定性权限。通过分析表决规则，采用与非门、译码器等数字电路元件构建逻辑判断模块，满足“主裁+至少一名副裁”同意才判定为有效的判决机制。文中重点讲解了如何利用74LS138的输出特性配合3输入与非门实现高电平有效信号转换，并提出通过计数器实现后续计分与比较的扩展思路，但未详细展开倒计时与计分部分的设计。; 适合人群：具备数字电路基础知识、正在学习逻辑电路设计的大中专院校学生或电子爱好者；有一定Multisim仿真经验的初学者；; 使用场景及目标：①应用于数字逻辑课程设计或毕业项目中，实现具有实际背景的表决系统仿真；②掌握74LS138译码器在组合逻辑中的典型应用方法；③理解主从式表决机制的硬件实现逻辑； 阅读建议：建议结合Multisim软件动手搭建电路，重点关注74LS138的使能端与输出电平关系，理解低电平输出如何通过与非门转化为有效高电平信号，并可自行扩展计时与计分模块以完成完整系统设计。

内容概要：本文介绍了五种不同结构的带隙基准电路设计，重点讨论了曲率补偿的BGR和高PSRR的BGR两种类型的电路。这些电路基于0.18um工艺技术，具有高稳定性和可靠性。文章首先概述了带隙基准电路的基本概念及其在电子设计中的重要性，接着通过具体案例展示了这些电路在高性能音频处理系统中的应用。随后，作者详细描述了仿真测试过程，利用先进的电路仿真工具验证了这些电路在不同工作环境下的性能。最后，文章提供了完整的工程文件压缩包，包括电路设计、仿真测试电路testbench及其仿真结果，便于读者学习和实际应用。 适合人群：从事电子设计、集成电路设计的专业人士和技术爱好者。 使用场景及目标：适用于需要精确电压基准的高性能电子系统设计，如音频处理系统。目标是帮助设计师选择合适的带隙基准电路，提高系统的稳定性和性能。 阅读建议：读者可以通过阅读本文详细了解带隙基准电路的设计原理和实际应用，并通过提供的工程文件进行实践操作，进一步掌握相关技术和优化设计方案。

五个带隙基准电路展示：包含曲率补偿与高PSRR特性，基于0.18um工艺的基准源电路设计珍藏版,展示五个带隙基准电路：含曲率补偿与高PSRR的BGR，基于0.18um工艺，完整电路及仿真测试成果，可直接发送工程文件压缩包。,五个带隙基准电路，包含曲率补偿的BGR，包含高PSRR的BGR，基于0.18um的基准源电路。 一共包含5个不同结构的带隙基准，每一个都能直接拿去用，包括完整的电路和仿真测试电路testbench及其仿真结果都保存了，联系直接发工程文件压缩包。 是五个不同的电路 下面展示的是其中一个 ,五个带隙基准电路; 含曲率补偿BGR; 含高PSRR BGR; 0.18um基准源电路; 不同结构电路工程文件压缩包,五个高精度带隙基准电路集：含曲率补偿BGR与高PSRR BGR等，即刻获取工程文件压缩包