用quartus13实现50Mhz分频计的设计，采用verilog HDL硬件描述语言，包活源代码及测试文件

lm75A温度数字转换器 FPGA读写实验Verilog逻辑源码Quartus工程文件+文档资料,FPGA为CYCLONE4系列中的EP4CE6E22C8. 完整的工程文件，可以做为你的学习设计参考。 module LM75_SEG_LED ( //input input sys_clk , input sys_rst_n , inout sda_port , //output output wire seg_c1 , output wire seg_c2 , output wire seg_c3 , output wire seg_c4 , output reg seg_a , output reg seg_b , output reg seg_c , output reg seg_e , output reg seg_d , output reg seg_f , output reg seg_g , output reg seg_h , output reg clk_sclk ); //parameter define parameter WIDTH = 8; parameter SIZE = 8; //reg define reg [WIDTH-1:0] counter ; reg [9:0] counter_div ; reg clk_50k ; reg clk_200k ; reg sda ; reg enable ; reg [WIDTH-1:0] data_out ; reg [31:0] counter_init ; reg [10:0] buff ; reg [7:0] lm75_temp ; reg [3:0] segled_counter ; reg [25:0] count ; reg [ 3:0] disp_data ; reg [7:0] dat ; reg disp_clk ; reg [25:0] clk_cnt ; reg [15:0] scan_cnt ; reg [ 3:0] segled_bit_sel ; reg [ 3:0] lm75_temp_dec_l ; reg [ 3:0] lm75_temp_dec_h ; reg segled_a ; reg segled_b ; reg

cyclone4 FPGA读写AD7606数据并通过VGA波形显示例程Verilog逻辑源码Quartus工程文件+文档说明,FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。 ADC 模块型号为 AN706，最大采样率 200Khz，精度为 16 位。实验中把 AN706 的 2 路输入以波形方式在 VGA 上显示出来，我们可以用更加直观的方式 观察波形，是一个数字示波器雏形。 D7606 是一款集成式 8 通道同步采样数据采集系统，片内集成输入放大器、过压保护电路、 二阶模拟抗混叠滤波器、模拟多路复用器、16 位 200 kSPS SAR ADC 和一个数字滤波器, 2.5 V 基准 电压源、基准电压缓冲以及高速串行和并行接口。 AD7606 采用+5V 单电源供电, 可以处理±10V 和±5V 真双极性输入信号, 同时所有通道均以高 达 200KSPS 的吞吐速率采样。输入钳位保护电路可以耐受最高达±16.5V 的电压。 无论以何种采样频率工作, AD7606 的模拟输入阻抗均为 1M 欧姆。它采用单电源工作方式, 具 有片内滤波和高输入阻抗, 因此无需驱动运算放大器和外部双极性电源。 AD7606 抗混叠滤波器的 3dB 截至频率为 22kHz; 当采样速率为 200kSPS 时, 它具有 40dB 抗混 叠抑制特性。灵活的数字滤波器采用引脚驱动, 可以改善信噪比(SNR), 并降低 3dB 带宽。 module top( input clk, input rst_n, input[15:0] ad7606_data, //ad7606 data input ad7606_busy, //ad7606 busy input ad7606_first_data, //ad7606 first data output[2:0] ad7606_os, //ad7606 output ad7606_cs, //ad7606 AD cs output ad7606_rd, //ad7606 AD data read output ad7606_reset, //ad7606 AD reset output ad7606_convstab, //ad7606 AD convert start //vga output output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b //vga blue ); wire video_clk; wire video_hs; wire video_vs; wire video_de; wire[7:0] video_r; wire[7:0] video_g; wire[7:0] video_b; wire grid_hs; wire grid_vs; wire

FPGA片内RAM读写测试 Verilog逻辑源码Quartus工程文件+文档说明,FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。 imescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// module ram_test( input clk, //50MHz时钟 input rst_n //复位信号，低电平有效 ); //----------------------------------------------------------- reg[8:0] w_addr; //RAM写地址 reg[15:0] w_data; //RAM写数据 reg wea; //RAM PORTA 使能 reg[8:0] r_addr; //RAM读地址 wire[15:0] r_data; //RAM读数据 //产生RAM地址读取数据测试 always @(posedge clk or negedge rst_n) if(rst_n==1'b0) r_addr <= 9'd0; else r_addr <= r_addr+1'b1; ///产生RAM写入的数据 always@(posedge clk or negedge rst_n) begin if(rst_n==1'b0) begin wea <= 1'b0; w_addr <= 9'd0; w_data <= 16'd0; end else begin if(w_addr==511) begin //ram写入完毕 wea <= 1'b0; end else begin wea<=1'b1; //ram写使能 w_addr <= w_addr + 1'b1; w_data <= w_data + 1'b1; end end end //----------------------------------------------------------- //实例化RAM ram_ip ram_ip_inst ( .wrclock (clk ), // input wrclock .wren (wea ), // input [0 : 0] wren .wraddress (w_addr ), // input [8 : 0] wraddress .data (w_data ), // input [15 : 0] data .rdclock (clk ), // input rdclock .rdaddress (r_addr ), // input [8 : 0] rdaddress .q (r_data ) // output [15 : 0] q );

工程实现：在LCD液晶显示屏上显示数字时钟，自动按秒计时，可由用户通过按键控制时钟暂停，并设置时、分的值。 程序使用Verilog HDL语言，编译、仿真、下载工具使用Quartus II。 经测试，工程可成功下载到开发板上并运行。相关博文见主页。

工程实现：PC机与开发板互传单字节数据（8位二进制数/2位十六进制数）；PC通过串口助手发送数据，开发板接收到后显示在LCD上；用户通过拨动开发板上的8个开关来设置发送数据，设置完后按下按键发送，数据显示在LCD上，PC接收到后在串口助手中显示。 程序使用Verilog HDL语言，编译、仿真、下载工具使用Quartus II。 经测试，工程可成功下载到开发板上并运行。相关博文见主页。

cyclone4 FPGA 读写片内FIFO读写测试 Verilog逻辑源码Quartus工程文件+文档说明，FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。

Verilog源代码，自带testbench，可以直接综合，或者自己testbench部分拆出来改一下用Quartus或者啥的直接综合，用了改进的Booth算法，但是没有对加法器进行优化，所以关键路径时间比较长，懒得改

设计一种数字密码锁，密码由3为十进制数字组成，初始设定为“000”。可由用户任意设置密码，密码输入正确时开锁，密码连续输入错误3次报警。

利用verilog实现十进制可逆计数器设计，该设计通过混合层次化文件设计形式，内附程序代码，可直接运行