搜索【(DDR)】的结果

笔记本内存PCB设计图

8层板笔记本内存PCB设计图喜欢的人就去下载吧 protel99se软件编辑的

2019-12-21 21:16:02 314KB 内存 DDR

1

基于nexys4 ddr的数字时钟

利用nexys4开发板实现数字时钟、秒表和闹钟。利用拨码开关选择对应功能。开发环境Vivado2015.2

2019-12-21 21:14:31 2.98MB 数字时钟

1

基于Nexys4 DDR的FPGA串口模块，带缓冲FIFO

FPGA串口模块，原创作者为CrazyBingo，在《FPGA案例技巧与开发实例详解》中的串口模块基础上改造，加入串口缓冲区FIFO，无须关心使能信号。已在Nexys4 DDR开发板上验证，开发环境为Vivado 2015.4

2019-12-21 21:14:31 21.17MB FPGA 串口 FIFO

1

RK3399_LPDDR4_200BALL,DDR设计模板

RK_EVB_SOCBOARD_RK3399_LP4D200P232SD6,DDR设计文档.

2019-12-21 21:00:32 4.4MB RK3399 LPDDR4

1

内存的原理和时序(SDRAM、DDR、DDR-Ⅱ、Rambus_DRAM)

内存的原理和时序(SDRAM、DDR、DDR-Ⅱ、Rambus_DRAM) 内存的原理和时序(SDRAM、DDR、DDR-Ⅱ、Rambus_DRAM) 内存的原理和时序(SDRAM、DDR、DDR-Ⅱ、Rambus_DRAM)

2019-12-21 21:00:11 7.71MB SDRAM，DDR

1

project_temseg.rar

Nexys4 DDR温度显示工程文件！

2019-12-21 20:42:33 2.14MB Nexys4 DDR

1

Vivado 2015.4 DDR 模板工程

针对Win8/Win8.1/Win10中，Vivado例化MIG核时报错退出的情况，笔者在此为大家提供一个DDR的模板工程。此工程目标开发板是Nexys4 DDR，并且已经包含相应的DDR2 IP核。各位可以根据实际应用需要更改参数或者例化DDR3、LPDDR2的IP核。

2019-12-21 20:33:13 64.88MB Xilinx Vivado DDR

1

LPDDR4 JESD spec

This document defines the LPDDR4 standard, including features, functionalities, AC and DC characteristics, packages, and ball/signal assignments. The purpose of this specification is to define the minimum set of requirements for a JEDEC compliant 16 bit per channel SDRAM device with either one or two channels. LPDDR4 dual channel device density ranges from 4 Gb through 32 Gb and single channel density ranges from 2 Gb through 16 Gb. This document was created using aspects of the following standards: DDR2 (JESD79-2), DDR3 (JESD79-3), DDR4 (JESD79-4), LPDDR (JESD209), LPDDR2 (JESD209-2) and LPDDR3 (JESD209-3).

2019-12-21 20:29:06 7.48MB LPDDR4 DDR

1

DDR SDRAM控制器调试心得

基于verilog编写的DDR SDRAM控制器

2019-12-21 20:19:57 121KB DDR SDRAM FPGA verilog

1

zynq pl读写ddr 实现vga高清显示(2)

另一个好像传错了，这是主要的ip，sdk的代码在博客中已经给出，https://blog.csdn.net/LOTOOHE/article/details/78692798

2019-12-21 20:12:46 24KB zynq pl

1

个人信息

热门下载

最新下载

其他资源