基于 51 单片机的数字频率计 主要是Word格式的 2.1 系统硬件的构成4 2.2 系统工作原理图4 2.3AT89C51 单片机及其引脚说明 5 2.4 信号调理及放大整形模块7 2.5 时基信号产生电路7 2.6 显示模块
2019-12-21 19:46:06 1.3MB 基于 51 单片机的数字频率计
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FPGA测频,12864液晶显示。30M方波测频,测占空比,测双方波相位差。verilog
2019-12-21 19:45:28 20.51MB 测频verilog
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项目名称: 简易频率计设计 * ******************************************** * 功能描述:1.测量信号的频率 (0.1-2MHz) * 2.测量信号周期 * 3.刷新时间可调节 (1-9S) * 4.显示单位可选择 ********************************************** * 设计者:*** ********************************************** * 日 期 :2009-4-30 ********************************************** * * 备注:2009电子大赛训练项目 *
2019-12-21 19:41:16 16KB 数字频率
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基于verilog的数字频率计代码仿真和报告
2019-12-21 19:40:14 412KB 数字频率计
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数字频率计1~1MHz,,已经成功,proteus8.0运行,keil4.0版本。希望对你有用哟·
2019-12-21 19:39:47 79KB 数字频率计
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实验课需要用到 且调试通过~ LIBRARY IEEE ; --有时钟使能的十进制计数器 USE IEEE.STD_LOGIC_1164.ALL ; ENTITY CNT10 IS PORT (CLK : IN STD_LOGIC ; -- 计数时钟信号 CLR : IN STD_LOGIC ; -- 清零信号 ENA : IN STD_LOGIC ; -- 计数使能信号 CQ : OUT INTEGER RANGE 0 TO 15 ; -- 4 位计数结果输出 CARRY_OUT : OUT STD_LOGIC ) ; -- 计数进位 END CNT10 ; 。。。。。
2019-12-21 19:39:31 162KB VHDl
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基于VHDL的数字频率计设计,希望这个文档对大家有所帮助。
2019-12-21 19:36:39 321KB VHDL
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基于Multisim8的简易数字频率计仿真
2019-12-21 19:34:26 562KB 简易数字频率计仿真
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实验成功可以用
2019-12-21 19:24:28 32.65MB Verilog
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DDS数字频率合成器 DDS数字频率合成器 DDS数字频率合成器 DDS数字频率合成器 DDS数字频率合成器 DDS数字频率合成器 DDS数字频率合成器 DDS数字频率合成器 DDS数字频率合成器
2019-12-21 18:58:21 594KB DDS数字频率合成器
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