ddr3 controller for axi interface

制作日志: /****************************2016-07-10 更新*********************************/ 经过不知道多少个工作日空余时间和周末业余时间，终于大致设计板子浮出水面，等待后续检查。 板子采用4层PCB，层叠情况:Top -> GND -> Power -> Bottom板子芯片情况: (1) FPGA: Xilinx Spartan6系列的XC6SLX16-FTG256 (2) DDR3: Micron的MT41J128M16，2Gbit存储容量 (2) 电源:采用2片Onsemi的NCP1529分别为FPGA Core 1.2V和DDR3 1.5V提供电源 /****************************2016-07-18 更新*********************************/ PCB打样回来了，5mil/5mil的线宽线距，10mil的过孔，花了我好多大洋！！！赶紧贴板子去了！！ 贴完再上照。 /****************************2016-07-19 更新*********************************/ 搞了一个上午,终于搞定第一个板子,FPGA的1.2V VDDCore电压，1.5V的DDR3供电电压， VREF的0.75V电压都OK。往FPGA内部下载点灯程序OK，往SPI FLASH固化程序也OK。 下一步，DDR3 的MCB实现。 /****************************2016-07-23 更新*********************************/ 经测试，第一版的DDR3可以正常稳定运行在400MHz，全地址空间读写数据无任何问题。 现在开始准备第二版，打算生成100个pcb，并且会将阻焊颜色由绿色改为黑色。 具体设计细节和第一版的区别如下: (1) IO引脚数量由原来的80个增加到86个IO； (2) 所有引出的差分线尽量保持等长； (3) 电容部分进行了改进，每个DC/DC输出都增加了铝电解电容，增加可靠性，铝电解电容都放在背面。 下面是第二版的图片: /****************************2016-07-26 完成*********************************/ 2Gbit全地址空间测试完成，用的是Xilinx提供的MCB IP硬核，附件是原理图和说明书，欢迎下载。

三星DDR2-800内存条的PCB文件和原理图

A7101 7102 DDR3官方自带例程 教程里面有实验原理 硬件介绍 IP配置 并能下板进行仿真测试

Micron Technical Note：TN-41-02 DDR3 ZQ Calibration Introduction

前言i目 录 ii2.1.1 写方向 ODT 使能 32.1.2 写方向 ODT 大小配置 32.2.1 读方向 ODT 使能 42.2.2 读方向 ODT 大

DDR3 官方文档

多核处理器由于其性能较高，一般用于较复杂的实现功能较多的应用场合，外接高速大容量的 ＤＤＲ３是硬件设计 需要解决的关键问题之一。本文以８核 ＤＳＰ芯片 ＴＭＳ３２０Ｃ６６７８为应用平台，介绍了该处理器外接 ＤＤＲ３的设计方法。 文中详细介绍了 ＤＤＲ３的硬件接口设计、稳定参考电源设计、复位和上电时序、针对 ＤＤＲ３的ＰＣＢ布线设计、ＤＤＲ３的初 始化以及读写 ＤＤＲ３的时序和方法

镁光 最新DDR3仿真模型，适应于各种仿真平台

DDR3的国际标准，硬件工程师的必修课程