用组合逻辑实现的时钟电路，里面图像清晰，而且绝对原创，用6个数码管，以及6个74S160D实现，输入信号:I0--I7,是通过74LS148 产生输出,而输出是反码,需要经过一级反相器(非门),最终得到ABC,而输入信号 I8、I9运行在74LS148 之外,因此当其.输入信号:I0--I7,是通过74LS148 产生输出,而输出是反码,需要经过一级反相器(非门),最终得到ABC,而输入信号 I8、I9运行在74LS148 之外,因此当其.
2021-01-28 02:35:22
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基于quartus II实现的全加器
内含实现全加器的VHDL代码、逻辑图（BDF）以及激励波形文件（VWF）。
2019-12-21 20:28:17
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基于quartus II 实现的四位串行加法器
内含VHDL和逻辑图以及激励波形文件（VWF）
2019-12-21 20:28:17
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