用Verilog实现分频器设计，主要包括偶分频（占空比50%），奇分频（占空比50%），以及半整数分频（比如2.5分频、3.5分频等，占空比不可能为50%，只能接近50%）。
半整数分频采用简单有效的算法，可以实现2.5倍分频以上的所有半整数分频。
提供了设计源代码、测试仿真代码。
2022-12-26 20:54:54
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集成电路作业，Verilog设计3-8译码器、8位全加器、四分之一分频器（时钟周期clk=50ns），内含相对应的测试代码。
2022-12-19 15:07:40
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本文介绍了一种基于FPGA的多数值分频器的设计，该分频器可以实现占空比及分频系数可调，其分频数值可以是整数、小数和分数。文章给出了使用Altera公司的CycloneII系列EP2C5Q208C型FPGA芯片中实现后的仿真结果和测试结果，这些结果表明设计的正确性和可行性。分频器采用VHDL语言编程实现，用户可以自行设置分频器功能，这种分频器设计具有很强的实用性和可移值性。
2022-12-14 22:57:44
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“数字电路与系统设计实验A”实验报告(四)——用VHDL设计分频器,移位寄存器,状态机
2022-12-02 14:19:45
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简单实用Verilog HDL语句，利用反转实现50MHz转换为100hz,或1000hz,10hz,1hz.改变其中一个参数即可实现。
2022-11-14 09:57:00
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分频matlab代码单极性OFDM
在此Lifi
VLC项目中演示了光学OFDM（正交频分复用器）仿真，还包括其他Matlab代码，例如，Ifft仿真，BER，星座仿真...
2022-11-07 19:49:02
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给出基于0.13μm CMOS工艺、采用单时钟动态负载锁存器设计的四分频器。该四分频器由两级二分频器级联而成，级间采用缓冲电路实现隔离和电平匹配。后仿真结果表明其最高工作频率达37GHz，分频范围为27GHz。当电源电压为1.2V、工作频率为37GHz时，其功耗小于30mW，芯片面积为0.33×0.28 mm2 。
2022-11-01 13:07:35
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