采用一级cache设计对五级流水线CPU进行优化，Cache的工作原理是基于程序访问的局部性。根据程序的局部性原理，可以在主存和CPU通用寄存器之间设置一个高速的容量相对较小的存储器，把正在执行的指令地址附近的一部分指令或数据从主存调入这个存储器，供CPU在一段时间内使用。这对提高程序的运行速度有很大的作用。这个介于主存和CPU之间的高速小容量存储器称作高速缓冲存储器(Cache)。

对前面发的实验代码做了一个系统的讲解，包括各个模块的功能，实现的原理和机制，接口的参数设置，运行结果展示都一一列举出来。

北航16级老学长的P6课设，仅供参考，抄袭责任自负 五级流水线CPU 祝愿每位航友圆满计组实验 (摘要大于50字实在不知道要写啥 啊啊啊啊啊啊啊啊啊啊啊啊)

使用verilog语言，对cpu进行了设计和实现，对三十多条指令都做了设计，并成功实现其功能，做cpu实验的大学同学可以参考，后面还会发一个实验报告。

北航计算机组成课程设计 支持50条指令的流水线CPU的Verilog代码实现，内包含源代码和相应的测试文件

建议师弟师妹们还是要自己写，完整地理解好CPU设计的思路，不要直接在网上找到就抄。http://blog.csdn.net/c602273091/article/details/35883557 大家可以到师兄博客看一下hazard解决的思路分析。

通过verilog语言实现的流水线CPU的源文件、工程文件，已通过仿真和下载验证。

采用MIPs32指令格式，利用vivado软件进行CPU设计。实现功能如下： 1.设计的流水线 CPU 能够执行 20 条整数指令，如sw,lw,beq,jal等。每条指令的编码长度均为 32 位。 2.采用 5 级流水线技术，具有数据前推机制。 3.具有解决控制冒险，数据冒险等问题的能力，能够插入气泡暂停等。 4.具有缩短分支的延迟等方案。 详细分析过程及代码分析参见：https://blog.csdn.net/qq_45288566/article/details/103657295

计算机组成 简单流水线cpu的设计 1.解决数据冒险和结构冒险 2.实现周期结束后各阶段的锁存 3.实现内部前推

MIPS五级流水线CPU,带实验报告，详细介绍了如何解决冒险，以及仿真的结果，其中实验报告部分详尽的介绍了解决各类冒险的方法，搭配实验报告可以很好的理解代码