数字集成电路设计周润德译第二版的全套习题。

数字电路与逻辑设计学习指导与题解课后答案

北航《数字电路》期末考试试卷

1、抢答电路设有编号是K0～K7的按钮开关给8位编号是0～7竞赛选手使用。 2、抢答电路设有编号是S1、S2给主持人1、主持人2使用，主持人1负责电路清零和抢答开始控制，主持人2负责时间预置和计时启动。 3、抢答电路具有优先编码、选手编号锁存和显示功能。即主持人1把开关S1拨到抢答开始，最先按抢答按钮的选手编号会显示并锁存到主持人1清零，其余选手抢答无效，主持人1拨开关S1清零后，才可以进行下轮抢答。 4、抢答电路具有答题定时计数功能。选手回答时间主持人2事先设定，如60秒，拨开关S2到时间预置，选手抢答有效后，主持人2拨开关S2到计时开始，倒计时开始，显示剩余时间，当剩余时间为0时，报警信号灯亮。 5、将RS触发器应用到开关电路中，RS触发器输出端以及其他相关逻辑和门电路构成两片74LS192D的电源输入A开关打到右侧开始倒计时，A开关打到左暂停倒计时。解决无法中途暂停的问题。 6、抢答电路具有抢答定时计数功能。主持人1可事先设定抢答时间，如30秒，抢答开始，用加法计数，每秒加1，即0-29共30秒内有效，超过抢答无效。

可实现星期，日，月的自动计数，且能自动在闰年平年中转换，有两个开关控制端，其中一个负责启动，需将其拨向高电平使其正常启动后再将其拨向逻辑电路，另一个开关用来使日月显示置零，正常工作应置于高电平

第九章 数/模与模/数转换电路 9.1 D/A转换器 D/A转换器的基本原理 倒T型电阻网络D/A转换器 D/A转换器的主要技术指标 9.2 A/D转换器 A/D转换器的基本原理 并行比较型A/D转换器 逐次比较型A/D转换器 双积分型A/D转换器

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国防工业出版社出版的数字电路与逻辑设计配套教材

修数字逻辑与数字电路课程时的一些实验报告 《数字逻辑与数字电路》实验指导 实验1．Verilog HDL输入方式组合电路的设计 多路选择器和三人表决电路的设计 (1) 实验目的：进一步熟悉Quartus II的Verilog HDL文本设计流程，组合电路的设计仿真和硬件测试。 (2) 实验内容1、多路选择器的设计： 根据教材5.1节的流程，利用Quartus II完成2选1多路选择器的文本编辑输入(MUX21.v)和仿真测试等步骤，给出仿真波形。 在实验系统上硬件测试，验证此设计的功能。对于引脚锁定以及硬件下载测试，a和b分别接来自不同的时钟；输出信号接蜂鸣器。最后进行编译、下载和硬件测试实验（通过选择键1，控制s，可使蜂鸣器输出不同音调）。 (4) 实验内容2、三人表决电路的设计： 根据教材5.1节的流程，利用Quartus II完成三人表决电路的文本编辑输入(图5-36)和仿真测试等步骤，给出仿真波形。 在实验系统上硬件测试，验证此设计的功能。对于引脚锁定以及硬件下载测试，ABC[2..0]分别接自键3、键2、键1；CLK接自时钟CLOCK0(256Hz)，输出信号X接D1，输出信号Y接蜂鸣器。最后进行编译、下载和硬件测试实验（通过按下键3、键2、键1，控制D1的亮灭）。 (5) 实验报告：根据以上的实验内容写出实验报告，包括程序设计、软件编译、仿真分析、硬件测试和详细实验过程；给出程序分析报告、仿真波形图及其分析报告。参考ppt实验指导课件。 实验2．原理图输入方式全加器设计 (1) 实验目的：熟悉利用Quartus II的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握文本和原理图输入方式设计的详细流程。 (2) 实验原理：一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。 (3) 实验内容1：按照教材4.6节完成半加器和1位全加器的设计，包括用文本或原理图输入，编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设置成一个元件符号入库。 (4) 实验内容2：建立一个更高层次的原理图或文本设计，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真和硬件测试。 (5) 实验报告：根据以上的实验内容写出实验报告，包括程序设计、软件编译、仿真分析、硬件测试和详细实验过程；给出程序分析报告、仿真波形图及其分析报告。参考ppt实验指导课件。 实验3．7段数码显示译码器设计 (1) 实验目的：进一步熟悉Quartus II的Verilog HDL文本设计流程，组合电路的设计仿真和硬件测试。熟悉利用Quartus II的原理图输入方法设计简单组合电路，掌握层次化设计的方法，把握文本和原理图输入方式设计的详细流程。 (2) 实验原理：7段数码显示译码器设计采用case语句对数码管的七个段分别进行赋值0或1，实现数字的显示；使用if-else语句设计模16计数器。 (3) 实验内容1：使用VerilogHDL语言设计一个7段数码显示译码器并进行仿真及下载。 (4) 实验内容2：使用VerilogHDL语言设计一个模16计数器，含计数使能端（en）与异步清零端（clr），当en为高电平时开始计数，为低电平时停止计数，将计数器与7段数码显示译码器使用原理图进行连接，并仿真及下载。 (5) 实验报告：根据以上的实验内容写出实验报告，包括程序设计、软件编译、仿真分析、硬件测试和详细实验过程；给出程序分析报告、仿真波形图及其分析报告。参考ppt实验指导课件。 原理工程图： 实验4．基于LPM宏模块的计数器设计 (1) 实验目的：初步掌握Quartus II基于LPM宏模块的设计流程与方法并由此引出基于LPM模块的许多其他实用数字系统的自动设计技术。 (2) 实验内容： 根据教材175页8.5节的流程，利用Quartus II完成基于LPM宏模块的计数器设计编辑和仿真测试等步骤，给出仿真波形。 在实验系统上硬件测试，验证此设计的功能并进行解说。对于引脚锁定以及硬件下载测试。 (3) 实验报告：根据以上的实验内容写出实验报告，包括程序设计、软件编译、仿真分析、硬件测试和详细实验过程；给出程序分析报告、仿真波形图及其分析报告。 实验5．序列检测器状态机设计 (1) 实验目的：用状态机实现序列检测器的设计，了解一般状态机的设计与应用。 (2) 实验原理：序列检测器可用于检测一组或多组由二进制吗组成的脉冲序列信号，当序列检测器连接收到一组串行二进制码后，如果这组码与检测器中预先设置的码相同，则输出1，否则输出0。 (3) 实验内容1：按照教材180页8.7节的流程，利用Q

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