博文【异步FIFO的设计和功能验证】的源码，包含异步FIFO模块的RTL代码文件、Testbench 代码文件、tcl和makefile脚本文件

SDRangel是一个开源Qt5 / OpenGL 3.0+ SDR和信号分析仪的前端，适用于各种硬件。 Wiki有关SDRangel的大多数信息和文档都可以在找到。 在发布问题或在Github中发布问题之前，请务必进行检查。 您还可以使用下面的讨论组寻求其他用户的帮助。 在运行程序之前，请确保至少阅读“和“页面。 课题组你可以寻求其他用户的帮助或讨论有关SDRangel科目及其配套项目 辅助项目 是一个Web应用程序，可用于控制SDRangel的无头（服务器风格）实例。 它也可以用作GUI风格的遥控器。 是Docker文件和脚本的集合，以方便在Docker容器中构建和运行SDRangel。 适用于GUI（仅在Linux主机上）或服务器。

rtl8188eu驱动，亲测可用，每次找这个东西都用很久，这次自己上传

MT48LC16M16 sdram的RTL仿真模型，可用于SDRAM controller的设计验证

macOS 10.11 - 10.15 RTL 芯片网卡驱动

内含zadig、SDRsharp和rtl-sdr-release，具体教程可以在我的主页找到。这些软件也可以去官网下载。

My career at Synopsys spanned 9 years and was focused entirely on front-end design. With each new position within the company (FAE, Trainer, Consultant, Manager) I learned more about high level design, coding styles, synthesis, scripting, optimization techniques, timing closure, timing convergence and QoR. What I have noticed about the industry today, is that it is focused on the wrong end of the development cycle. Fixing timing problems with better placement technology is more of a last ditch effort than a state of the art approach. Ultimately, if the problem can’t be fixed with placement – the designer has to go back to their RTL code and re-write it to fix the problem. Code it correctly from the beginning, anticipating implementation roadblocks and barriers, and you won’t need the big fancy tools to solve your timing convergence/closure problems later in the design cycle.

SDR 原版驱动RTL-SDR.COM

Verilog RTL中的（NCO） 可配置的混合实现： 复数输出{Im，Re} 整数（2的补码）实现 Pi / 4查台台 N2-CORDIC阶段 N3-动态旋转CORDIC位移台 参数 WD：数据宽度（每个组件） SCALE：输出信号的定点幅度 WA0：相位累加器宽度 WA1：查询表位 WA2：CORDIC阶段的位 WA3：动态旋转CORDIC的位

RTL 8188C_8188E_8192C_8192E_8811A_8812A_8723B USB无线网卡windows驱动程序