初步学习Quartus软件时，了解各种触发器的机理、用软件进行仿真，看波形图。 Dff芯片 集成d 触发器，单独触发器 7474芯片D触发器 74112 J、K触发器 Tff T触发器 二分频触发器：时钟每触发2个周期时，电路输出1个周期信号。 比如用一个脉冲时钟触发一个计数器，计数器每计2个数就清零一次并输出1个脉冲，那么这个电路就实现了二分频功能。 四分频触发器： 两个D触发器级联实现四分频电路，原理：来一个时钟脉冲,D端数据就被送到输出端Q,同时输出一个反向数据到Q非端，下一个时钟脉冲到,重复上面过程,但数据己被取反，由此每两个时钟，Q端数被取反一次，由此得到二份频，继而得到四分频。

对芯片的管脚 原理以及应用有着详细的论述

该资源包括利用FPGA实现可控分频器，实现将时钟频率分频为学号后四位， 资源包括verilog代码，modelsim仿真截图

用VHDL语言编的三分频源代码，里面包含仿真波形。软件平台Quartus II

摘要：本文讨论了用于高速串行收发系统接收端的时钟分频电路的设计。通过对扭环计数器工作原理的分析,提出了一种基于类扭环计数器的分频电路,该电路可以模式可选的实现奇数和偶数分频,并达到相应的占空比。所设计电路在SMIC 0.18um CMOS工艺下采用Cadence公司的Spectre进行了仿真,结果显示电路可对1.25GHz时钟完成相应分频。 　　1 引言 　　目前，在高速串行数据传输系统中，传送的数据大多采用8B/10B 编码方案编码成自同 步的数据流，因此在接收端为了进行8B/10B 解码，需要对数据进行1:8/1:10 的串并转换； 在高速收发系统中，为在特定工艺下实现更高的传输速率，

基于VHDL的分频计数器设计，我自己编写的程序，已经通过仿真验证并且通过了，希望给大家有所帮助。

VHDL实现的偶数分频，带工程文件，仿真通过

想出了一个半整数分频的VHDL语言描述.其实很多问题只要你耐心，也是比较容易的 写出来与大家共享，共同讨论，半整数分频当然还有其他的方法 我认为这种看起来蛮简单的

非常好的三分频verilog代码，我已经验证并且成功，提供大家参考

本资源包含了divider_all和divider_all_tb两个.v文件，包含了奇偶分频（50%占空比）、任意占空比任意N分频、任意小数分频+N+0.5分频，相关原理性介绍详见本人博客——整数（奇偶）+分数分频器的verilog实现（大合集）