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电子时钟实验报告

华中科大的电子时钟实验报告，写的很详细，对于VHDL之类的IC课程设计很有用处

2021-06-29 18:47:17 1.31MB 电子时钟 Verilog VHDL 华中科大

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EDA最后一次实验报告内容_用 QuartusII 设计正弦信号发生器_序列检测器的VHDL设计.docEDA最后一次实验报告内容_用 QuartusII 设计正弦信号发生器_序列检测器的VHDL设计.docEDA最后一次实验报告内容_用 QuartusII 设计正弦信号发生器_序列检测器的VHDL设计.doc

2021-06-26 01:06:14 702KB FPGA CPLD EDA VERILOG VHDL

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verilog HDL语言设计

介绍verilog语言，并例举大量实例，同时介绍相关的开发软件。

2021-06-05 19:00:52 10.75MB verilog vhdl EDA 电子设计

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FPGA／CPLD边练边学—快速入门Verilog／VHDL

特权的《FPGA／CPLD边练边学—快速入门Verilog／VHDL》，缺“第4章 Verilog与VHDL语法基础”。

2021-05-22 17:07:55 5.73MB FPGA CPLD Verilog 特权

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PS/2键盘解码Verilog/VHDL程序

PS/2键盘解码实验程序： CPLD通过PS/2接收键盘的数据，然后把接收到的大写字母A-Z的键值转换成相应的ASCII码，再通过串口传送给PC机。只要字母按键被按下，就能够在串口调试助手里显示相应的字母。文件中包括Verilog和VHDL的两种语言的Quartus II程序，请您参考。

2021-05-21 08:17:00 382KB Verilog CPLD FPGA VHDL

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FPGA矩阵键盘扫描

FPGA控制实现4x4矩阵键盘扫描，按下某按键对应在数码管上显示从0到F

2021-05-18 20:50:55 253KB FPGA 矩阵键盘扫描 Verilog VHDL

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Verilog数字系统设计（夏宇闻）第3版.zip

本压缩包主要是夏宇闻编写的Verilog数字系统设计，这是第3版的课程资源的pdf版本，内容涵盖492页，带书签，字迹清晰，适合初学FPGA的人学习观看.

2021-05-06 18:47:17 103.87MB Verilog VHDL fpga

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CCT代码行数统计工具支持verilog,vhdl,c,c++,jave等主流语言，win10已经验证没问题

CCT代码行数统计工具支持verilog,vhdl,c,c++,jave等主流语言，

2021-04-26 20:25:29 1.69MB 代码规范 verilog

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gvim高亮显示verilog/vhdl/system verilog 文件配置

gvim高亮显示verilog/vhdl/system verilog 文件，直接解压后替换自己目录下的.vim文件夹和.vimrc文件即可

2021-04-25 17:00:47 107KB linux vim

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Uart串行控制系统-回环功能-verilog实现

南京邮电大学课程设计uart串行通信控制器代码实现，实现了带回环功能的uart协议的串行通信，分为接收发送两个模块。

2021-04-19 15:19:22 6KB uart 南邮课程设计 verilog vhdl

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