Cadence软件是我们公司统一使用的原理图设计、PCB设计、高速仿真的EDA工具。本教材针对硬件开发人员需要使用的原理图Design Entry HDL输入及其相关的原理图检查及约束管理器等工具进行全面的阐述，对约束管理器、打包设计、设计同步、设计派生做了介绍，对PCB编辑器有关的内容作了简单介绍，还对Package-XL、Design Sync、Design Variance等工具做了介绍，以加强原理图设计者对工具的理解。通过此培训教材旨在让员工能掌握CADENCE原理图相关工具的基本使用方法，能熟练运用此工具进行原理图设计，并对公司相关规范进行简单介绍。   1 原理图输入介绍 在中兴使用的是Cadence板级设计中的原理图输入工具为Design Entry HDL，它可以灵活高效地将原理图送入计算机，并生成后继工具能够处理的数据。Design Entry HDL设计环境支持行为和结构的设计描述，并综合了模块编辑功能。Design Entry HDL将原理图分成很多页，每次只显示1页。Design Entry HDL是参考编辑器，因为原理图中的所有元件都是参考不同的库，可以用归档功能将所用的库归档到一起。   Design Entry HDL的特性： · 自顶向下层次设计可以快速创建模块并连接模块。交叉视图发生器可以创建从HDL描述创建模块或者自动从上一层电路图产生HDL文本。 · 可以定制用户界面，可以定制菜单和工具栏，功能键和创建新命令。 · 层次编辑器可以查看设计结构。 · 属性编辑器可以注释属性并驱动物理设计。 · 与设计同步工具包继承，可以查看原理图和PCB的不同并同步。 · 可以在Design Entry HDL和其他工具之间实现交叉探查。 · 支持设计重用。 · 与Rules Checker集成，Rules Checker是一个先进的规则检查和开发系统。 · 与PCB Editor约束管理器集成，可以提取和管理约束。 · 支持导入IFF文件。 · Design Entry SKILL，提供SKILL编程接口。   下图显示了Design Entry HDL在设计流程中的位置。   项目管理器的概念 项目管理器是对用户的设计进行统一管理以及环境设计的工具，是板级设计工具的整合环境。项目管理器可以创建设计项目和库项目，设置项目，导入、导出和归档项目。Cadence板级设计流程都在项目管理器下进行，通过项目管理器中可以方便地进入各个设计环节，如原理图设计、PCB设计、高速仿真等，还可以进行原理图到PCB的转换、设计环境的设置等。

基于FPGA的数字通信位同步设计例题,有详细的代码.

数字逻辑设计及应用教学课件：8-4 时序电路的设计 同步设计 .ppt

随着数字系统复杂度的提高，系统芯片中集成的模块数量增加。各模块通常 工作在不同的时钟频率下，对各系统之间的数据CDC（Clock Domain Crossing） 通信需要进行同步设计。对于不同时钟域和电压域的情况，对CDC 同步设计的 要求不同。对于这些CDC 传输路径以及同步设计的检查验证，在整个设计流程 中的作用日渐凸显。目前还没有一套比较成熟、完善的验证手段，能在设计早期 RTL 级就能完成CDC 的验证工作。

基于FPGA的GPS接收机位同步帧同步设计与实现

内存数据库与Oracle数据库的数据同步设计与实现.pdf

本论文通过分析CDC传输中的亚稳态机理，总结了各种同步设计的优劣以及传统验证方法在CDC检查中的弊端，提出并搭建了一套基于SpyGlass的CDC静态验证流程

#资源达人分享计划#

高速数传中定时同步设计与FPGA实现.pdf

为了能在GPS接收端获取正确导航电文，研究了GPS接收机位同步、帧同步的基本原理和实现方式。提出一种采用FPGA来实现位同步、帧同步系统的设计方案。使用Xilinx开发软件，通过Verilog代码完成对位同步、帧同步的设计并在硬件平台上进行调试。通过Chip Scope和逻辑分析仪进行验证，结果表明该设计方案正确可靠，满足设计要求。