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异步fifo verilog设计(支持自定义的almost full,almost empty)
自己写的一个异步fifo,深度宽度都可自定义,包含binary到gray码,gray码到binary转换,异步时域通信,自定义almost full,almost empty等知识,以verilog写的~
2021-08-17 15:11:54
4KB
verilog
异步fifo
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