内容概要：本文深入探讨了在SMIC180和TSMC180两种不同工艺条件下，使用Cadence工具设计折叠式共源共栅放大器的方法和技术要点。首先介绍了设计背景及其面临的挑战，特别是宽摆幅和高压摆率（PSRR）的要求。接着详细解释了折叠式共源共栅放大器的工作原理，强调了其独特的结构特点对于提高放大倍数和降低噪声的重要意义。然后阐述了整个设计流程，包括建模、优化、仿真直至验证的具体步骤，并分享了一些实用技巧。最后提供了具体的应用案例，如通过调节晶体管参数达到预期效果的实际操作经验。 适合人群：从事模拟集成电路设计的专业人士，尤其是希望深入了解折叠式共源共栅放大器设计的技术人员。 使用场景及目标：适用于想要掌握最新工艺条件下的高效能放大器设计方法的研究者或者工程师；旨在帮助他们更好地理解和应用Cadence软件完成复杂电路的设计任务。 其他说明：文中还附有简化的Verilog代码片段作为参考，便于读者快速上手实践。同时，通过对以往项目经历的回顾，为读者提供了宝贵的实战经验和解决方案。

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折叠式共源共栅运算放大器设计-西交大

跨导运算放大器是模拟电路中的重要模块，其性能往往会决定整个系统的效果。这里设计了一种适用于高阶单环Sigma-Delta调制器的全差分折叠式共源共栅跨导运算放大器。该跨导运算放大器采用经典的折叠式共源共栅结构，带有一个开关电容共模反馈电路。运算放大器使用SIMC 0.18 μm CMOS混合信号工艺设计，使用Spectre对电路进行整体仿真，仿真结果表明，负载电容为5 pF时，该电路直流增益可达72 dB、单位增益带宽91.25 MHz、相位裕度83.35°、压摆率35.1 V/μs、功耗仅为1.41 mW。本设计采用1.8 V低电源电压供电，通过对电路参数的优化设计，使得电路在低电压条件下仍取得良好的性能，能满足Sigma Delta调制器高精度的要求。

：针对传统运算放大器共模抑制比和电源抑制比低的问题，设计了一种差分输入结构的折叠式共源共栅放大器。本设计采用两级结构，第一级为差分结构的折叠式共源共柵放大器，并采用MOS 管作为电阻，进一步提高增益、共模抑制比和电源电压抑制比；第二级采用以NMOS 为负载的共源放大器结构，提高增益和输出摆幅。基于LITE-ON40V 1.0 μm 工艺，采用Spectre 对电路进行仿真。仿真结果表明，电路交流增益为125.8 dB，相位裕度为62.8°，共模抑制比140.9 dB，电源电压抑制比125.5 dB。

“随着数／模转换器（DAC）、模／数转换器（ADC）的广泛应用，高速运算放大器作为其  部件受到越来越广泛的关注和研究。速度和  是模拟集成电路的2个重要指标，然而速度的提高取决于运放的单位增益带宽及单极点特性并相互制约，而  则与运放的直流增益密切相关。在实际应用中需要针对运放的特点对这2个指标要进行折衷考虑。　　1运放结构与选择　　根据需要，本文设计运算放大器需要在较低的电压下能有大的转换速率、快的建立时间，同时要折衷考虑增益与频率特性及共模抑制比（CMRR）和电源抑制比（PSRR）等性能。　　常见的用于主运放设计的结构大致可分3种：两级式（TwoStage）结构、套简式共源共栅（Tele