无符号除法器的整体设计思路是，通过被除数移位后的结果与除数做减法运算实现的除法过程，具体设计思路是对于输入八位无符号被除数divisor1，先对八位divisor1进行转换为十六位的divisor1_tmp，高八位补零，第八位是divisor1。通过计数器控制实现，每个时钟上升沿左移1位divisor1_tmp，低位补零。如果divisor1_tmp高八位大于除数divisor2，相减后，divisor1_tmp整体左移1位，divisor1_tmp的第二位置1；如果不大于divisor2，直接左移1位，经过8个时钟后，输出八位的商和余数。

使用非还原除法算法的有符号/无符号整数除法器 输出操作结果之前，需要DATA_WIDTH + 1个周期。 参数 范围 描述 DATA_WIDTH 除数和除数的数据宽度 接口信号 信号 输入/输出 宽度 描述 k 一世 钟 rst_n 一世 异步复位 股利 一世 [DATA_WIDTH-1：0] 股利 除数 一世 [DATA_WIDTH-1：0] 除数 Signed_ope 一世 0：无符号操作，1：有符号操作 开始 一世 启动（高脉冲） 齐平 一世 刷新内部状态（高脉冲） 商 Ø [DATA_WIDTH-1：0] 商 余 Ø [DATA_WIDTH-1：0] 余 准备好 Ø 表示qutient和剩余数已准备就绪（高级别） 时序图

本文件为基础的汇编入门8位除法算法 适用于51 avr等8位汇编编程的单片机

基于verilog的无符号除法，位宽可自定义，相较于官方提供的IP核，具有低时延、高效率、资源占用低的优势

基于verilog的有符号除法，位宽可自定义，相较于官方提供的IP核，具有低时延、高效率、资源占用低的优势

Verilog实现带符号数除法, 李亚明<>中的除法器bugfix.

包含DIV、DIVU的v文件以及对应的testbank文件，代码带注释。

流水线有符号除法器FPGA实现，可直接仿真，内附除法器原理及激励文件