本文简要介绍了在FPGA中实现全数字锁相环(DPLL)的原理与方法，以解决在同步串行数据通信时的同步时钟不稳定时的快速恢复问题； 并重点介绍了采用可控模数分频器实现的数字锁相环中宽频带捕获的方法与实现过程。
2024-03-01 15:29:03
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摘 要
首先分析了数字时钟恢复电路的原理，然后介绍一种利用XILINX FPGA内部数字延时锁定回路DLL的倍频功能，从
接收的异步数据中恢复数据时钟的方法。
2022-03-26 15:24:07
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针对目前常用位同步时钟恢复电路即超前-滞后型锁相环和1位同步器两种方法的不足之处，提出了一种使用DDS原理实现的快速时钟恢复方案。该方案采用DDS技术作为高精度任意分频单元，并在此基础上结合两种方法的优点，完成了位同步时钟恢复的改进设计。该方法适用频率范围宽，同步速度快，同步精度高，能够有效地降低频差的影响。给出了方案设计原理及实现方法，使用FPGA完成设计并对其性能做了分析及仿真、测试。
2022-03-26 15:21:09
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图中正弦信号是9l5Mflz交流高频信号；半波信号是经过电压比较器后输出的高频时钟信号。
图 高频时钟信号波形
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2021-11-12 13:39:48
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全光3R技术是未来的全光通信网络的发展方向，全光时钟提取时全光3R技术的关键技术之一。本文提出了一种基于可调谐调谐器的频率可变NRZ-DPSK信号的时钟提取方法。采用自由空间光的斐索干涉仪构成可调谐叠加器，将NRZ-DPSK信号转换为含有时钟分量的RZ强度信号，调谐范围可覆盖2.5Gb / s的〜的40Gb / s将解调出的RZ信号注入到光纤环形激光器实现了的5Gb / s的的长度为2 7 - 1的伪随机码NRZ-DPSK信号的全光时钟提取，其消光比连续10dB 。
2021-03-04 15:09:35
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