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基于VHDL的模可变计数器

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2023-03-15 10:53:56 441KB VHDL 模可变计数器

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模可变计数器的VHDL实现

VHDL的实现，有个变模位，当m为0时，实现23计数，当m为1时，实现109计数，如果要求其他的计数的话，只要稍稍改动就可

2021-12-15 15:33:43 1016B 模可变 VHDL

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模可变计数器的设计（VHDL语言）

模可变计数器的设计（VHDL语言）是一个控制位M，当M=0时，模23计数；当M=1时，模109计数。

2021-11-29 09:58:36 79KB 模可变计数器的设计

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模可变计数器

模可变计数器 vhdl实现验证过编译通过

2021-11-20 14:14:57 372KB vhdl

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用QUARTUS设计模可变计数器器

用QUARTUS设计摸20|60的模可变计数器，文本设计

2021-11-08 19:09:58 1KB EDA

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模可变计数器设计

学习多层次设计方法，设计一位控制为M，使M=0;模23记数；M=1；实现109记数；结果用静态数码管显示。

2021-11-03 21:35:19 239KB EDA，模可变计数器

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CLK为时钟输入，RST为异步清零端，D[2..0]为模式控制端，可实现8种不同模式的计数方式，本计数器可供选择的计数模式分别为：七进制，十二进制，二十四进制，二十八进制，三十进制，三十一进制，六十进制，三百六十五进制。

2021-06-10 19:28:28 141KB 含异步清零和同步时钟的模可变计数器设计

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EDA实验模可变计数器设计程序，已通过

2019-12-21 19:26:46 647KB EDA实验 模可变计数器 设计程序 已通过

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