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基带处理 报告(含源码) Verilog HDL
卷积编码生成多项式为(133,171) ;扩频码用KASAMI码;极性变换和内插模块,极性变换将1转换为111,0转换为001,内插在一个码片插7个0;
2022-03-14 14:42:24
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FPGA
直扩发射机
Verilog
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