本设计分享的是基于CD4511制作的数显逻辑笔DIY制作，见附件下载该逻辑笔制作讲解及电路和PCB源文件。逻辑笔是采用不同颜色的指示灯或数码管指示数字电平高低的仪器，它是测量数字电路一种简便的测试测量工具。使用逻辑笔可以快速检测出数字电路中有故障的芯片。CD4511数显逻辑笔应用领域如截图: CD4511是一个用于驱动共阴极 LED （数码管）显示器的 BCD 码—七段码译码器，特点:具有BCD转换、消隐和锁存控制、七段译码及驱动功能的CMOS电路能提供较大的拉电流。可直接驱动LED显示器。CD4511数显逻辑笔电路截图: 附件内容截图: 可能感兴趣的项目设计: 微型电压表逻辑笔(原理图+PCB源文件+程序源码+说明书等)，链接:https://www.cirmall.com/circuit/2279/detail?3

简单购物车 介绍 Javaweb开发大作业使用servlet+jsp实现的简单购物车的逻辑功能（用户登录注册，购物车的添加删除和修改，订单信息的处理） 软件架构

请配合本人文章：实验六 存储器实验使用，该源码为Logisim所编写，可以直接导入使用。 其中logisim源码，可以直接运行。 主要包含以下logisim电路： 1、常见触发器 2、寄存器 3、计数器 4、ROM 5、RAM 6、多片ROM、RAM组装内存 以下是源码实验内容： 1、常见触发器 触发器具有两个稳定的状态，在外加信号的触发下，可以从一个稳态翻转为另一稳态。这一新的状态在触发信号去掉后，仍然保持着，一直保留到下一次触发信号来到为止，这就是触发器的记忆作用，它可以记忆或存储两个信息："0"或"1"。 2、寄存器 寄存器的功能是存储二进制代码，它是由具有存储功能的触发器组合起来构成的。一个触发器可以存储1位二进制代码，故存放n位二进制代码的寄存器，需用n个触发器来构成。 3、计数器 计数器可实现正向和方向计数和控制功能。 4、ROM 只读存储器（ROM）是一种在正常工作时其存储的数据固定不变，其中的数据只能读出，不能写入 5、RAM 随机存取存储器（RAM）又可称为读写存储器，它不仅可以存储大量的信息，而且在操作过程中能任意"读"或“写”某个单元信息

《逻辑与计算机设计》是计算机科学领域一门重要的专业课程，主要涵盖了数字逻辑、计算机组成原理以及计算机系统结构的基础知识。2020年华科的期末试卷无疑是对学生这一学期学习成果的综合检验，旨在测试学生对逻辑门电路、组合逻辑、时序逻辑、微处理器结构、指令系统、存储系统、输入输出系统以及计算机体系结构等核心概念的理解和应用能力。 逻辑门电路是数字逻辑的基础，包括与门、或门、非门、异或门等，它们构成了所有数字系统的基础。试卷可能涉及对这些基本逻辑门的功能理解，以及如何利用它们设计复杂的逻辑函数，如半加器、全加器等。 组合逻辑与时序逻辑是数字电路的两大类别。组合逻辑电路的输出仅取决于当前的输入，而不依赖于之前的输入历史；时序逻辑则包含记忆元件，如触发器和寄存器，其状态随时间变化。试卷可能考察设计和分析这些逻辑电路的能力，例如通过卡诺图简化逻辑表达式，或者设计同步计数器。 计算机组成原理部分，学生需要了解微处理器的结构，如CPU的工作原理、ALU（算术逻辑单元）的功能、控制单元的设计以及数据通路的概念。此外，指令系统的设计和分类，如RISC和CISC的区别，也是可能的考试内容。 存储系统包括内存（RAM和ROM）、高速缓存（Cache）以及磁盘存储等层次结构，理解它们的工作原理和性能特性对于优化计算机性能至关重要。试卷可能要求学生分析不同存储层次的访问时间和带宽，或者设计简单的存储解决方案。 输入输出（I/O）系统连接了计算机与外部设备，包括I/O接口、中断处理、DMA（直接存储访问）等机制。这部分内容可能涉及对I/O模型的理解，比如程序控制、中断驱动、DMA传输方式的比较。 计算机体系结构是上述所有元素的整合，包括计算机的性能指标（如吞吐量、延迟、带宽）以及性能优化策略。试卷可能通过设计问题，让学生评估不同体系结构的选择对系统性能的影响。 在复习和参考这份2020年华科《逻辑与计算机设计》期末试卷时，学生应全面回顾这些知识点，并尝试解决类似的问题，以提高理解和应用能力。这不仅能帮助他们在考试中取得好成绩，也能为未来的计算机科学学习打下坚实基础。

### 电子科技大学计算机组成原理实验课1-实验4：中小规模时序逻辑设计 #### 实验背景及目标 本实验是电子科技大学计算机组成原理课程的一部分，主要针对中小规模时序逻辑设计这一主题展开实践教学。实验的目标是让学生通过具体操作熟悉和掌握74x161计数器的功能及其应用，尤其是如何利用该计数器实现不同模值的计数器设计。通过本实验，学生可以深入理解时序逻辑电路的基本原理，并能够运用这些原理来解决实际问题。 #### 实验重点内容解析 **1. 74x161计数器的逻辑功能** - **异步清零**: 当CLEAR端口接收到低电平(0)时，无论其他输入端的状态如何，计数器都会被清零。 - **同步并行置数**: 在时钟脉冲的上升沿到来时，如果LOAD端口处于低电平(0)，则计数器会将并行输入端D、C、B、A的数据加载到计数器中。 - **二进制同步加法计数**: 当CLEAR端口处于高电平(1)，LOAD端口也处于高电平(1)，且Enable P和Enable T都处于高电平(1)时，计数器会根据输入的时钟脉冲信号进行加法计数。 - **保持功能**: 当COUNT端口处于高电平(1)，LOAD端口也处于高电平(1)，但Enable P或Enable T之一处于低电平(0)时，计数器将保持当前状态不变。 **2. 实验内容分析** - **测试单个74x161计数器**: 使用1Hz时钟信号作为输入，通过LED灯显示计数器的状态变化，验证其基本逻辑功能。 - **级联两片74x161实现模256计数器**: 通过将一片计数器的进位输出(RCO)连接到另一片计数器的时钟输入(CLK)，从而实现模256计数器的设计。 - **实现模6和模10计数器**: 通过对74x161计数器的适当修改，如使用非门、或门等小规模逻辑门电路，设计出特定模值的计数器。 - **实现模60计数器**: 将两个不同模值的计数器级联起来，一个负责模6计数，另一个负责模10计数，最终通过适当的电路连接实现模60计数器。 **3. 实验原理详解** - **74x161计数器的逻辑功能**: - **Clock**: 时钟脉冲输入端，通常在上升沿触发计数操作。 - **CLEAR**: 异步清零端，当此端为低电平时，计数器会被清零。 - **LOAD**: 同步置数端，用于加载数据。 - **Enable P/Enable T**: 计数器工作状态控制端，用于控制计数器的工作模式。 - **D~A**: 数据输入端，用于同步置数操作。 - **RCO**: 进位信号输出端，用于级联多个计数器。 - **QD~QA**: 输出端，表示计数器的当前状态。 - **实验设计要点**: - **级联设计**: 通过将一个计数器的进位输出连接到下一个计数器的时钟输入来实现更高模值的计数器。 - **非门、或门等小规模逻辑门的应用**: 在设计特殊模值的计数器时，可以使用这些逻辑门来改变计数器的行为，例如在达到特定值时重置计数器。 - **组合逻辑设计**: 根据所需计数器的功能，设计合适的逻辑电路来满足需求。 **4. 实验器材** - 数字逻辑实验箱 - 74HC04（非门） - 74HC32（或门） - 74HC00（与非门） - 74HC86（异或门） - 74HC153（数据选择器、多路复用器） - 74HC161 计数器 2 片 **5. 实验步骤** - **查阅资料**: 查阅74x161的数据手册，了解其功能。 - **连接电路**: 根据实验内容连接输入和输出导线。 - **观察结果**: 观察指示灯的显示是否符合预期。 - **组合逻辑设计**: 设计输出的与或式，根据实验箱上的实际芯片进行逻辑表达式的变换。 - **测试功能**: 测试电路是否完成了相应的逻辑功能。 **6. 实验数据记录** - 对于每种计数器的设计，都需要记录实际的测试数据，并与理论值进行对比。 **7. 结论** 通过本次实验，学生不仅掌握了74x161计数器的基本功能和使用方法，还学会了如何利用该计数器和其他逻辑门设计出不同模值的计数器。此外，实验还锻炼了学生的实践能力和逻辑思维能力，为进一步学习更复杂的时序逻辑电路打下了坚实的基础。

### 电子科技大学计算机组成原理实验课1—实验3：Verilog组合逻辑设计 #### 实验概述 本次实验主要围绕组合逻辑电路的设计与实现展开，利用Verilog硬件描述语言结合ISE软件进行具体操作。通过三个典型实例——3-8译码器、4位并行进算加法器以及两输入4位多路选择器的设计与仿真，深入理解组合逻辑电路的工作原理及其在实际应用中的重要性。 #### 实验目的 1. 掌握使用ISE软件进行硬件电路设计的基本流程。 2. 熟悉Verilog语言，并能够运用其完成组合逻辑电路的设计。 3. 学会编写仿真测试代码，验证电路功能的正确性。 #### 实验内容详解 ##### 1. 3-8译码器的设计与实现 - **原理**：3-8译码器是一种常见的数字电路组件，用于将三位二进制输入转换为八个独立的输出线之一。当输入特定的三位二进制码时，对应的输出线被激活，其余输出线保持非活动状态。本次实验使用的74x138译码器是一种输出低有效的3-8译码器，即当输入有效时，输出端中仅有一个为低电平(0)，其他均为高电平(1)。 - **真值表**： | G1 | G2A_L | G2B_L | C | B | A | Y7_L | Y6_L | Y5_L | Y4_L | Y3_L | Y2_L | Y1_L | Y0_L | |----|-------|-------|---|---|---|------|------|------|------|------|------|------|------| | x | 1 | x | x | x | x | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | | 1 | x | 1 | x | x | x | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | | 1 | 1 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 1 | | 1 | 1 | 1 | 0 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 1 | 0 | | ...| ... | ... |...|...|...| ... | ... | ... | ... | ... | ... | ... | ... | - **函数表达式**： - \(Y0_L=(G \cdot C’ \cdot B’ \cdot A’)\) - \(Y1_L=(G \cdot C’ \cdot B’ \cdot A)\) - \(Y2_L=(G \cdot C’ \cdot B \cdot A’)\) - \(Y3_L=(G \cdot C’ \cdot B \cdot A)\) - \(Y4_L=(G \cdot C \cdot B’ \cdot A’)\) - \(Y5_L=(G \cdot C \cdot B’ \cdot A)\) - \(Y6_L=(G \cdot C \cdot B \cdot A’)\) - \(Y7_L=(G \cdot C \cdot B \cdot A)\) - **逻辑电路图**：根据上述函数表达式，绘制出3-8译码器的逻辑电路图。 ##### 2. 4位并行进位加法器的设计与实现 - **原理**：并行进位加法器是一种能够同时计算多位数字加法的组合逻辑电路。4位并行进位加法器由多个一位全加器级联而成，每个全加器接收两个输入位及一个来自低位的进位位，并产生一个输出位和一个新的进位位。本次实验中，进位生成函数和进位传递函数分别为\(G_n = A_nB_n\)和\(P_n=A_n+B_n\)。 - **函数表达式**： - 进位生成函数：\(G_n = A_nB_n\) - 进位传递函数：\(P_n=A_n+B_n\) - 进位信号：\(C_n=G_n+P_nC_{n-1}\) - 结果信号：\(S_n=C_{n-1}⊕(A_n⊕B_n)\) - **逻辑电路图**：根据以上公式，设计出4位并行进位加法器的逻辑电路图。 ##### 3. 两输入4位多路选择器的设计与实现 - **原理**：多路选择器是一种可以根据控制信号从多个输入中选择一个输出的组合逻辑电路。本实验中的2输入4位多路选择器有两条数据输入通道和一条控制信号输入，根据控制信号的不同选择一条数据通道作为输出。 - **真值表**： | D0 | D1 | S | Y | |----|----|---|---| | 0 | 0 | 0 | 0 | | 0 | 0 | 1 | 0 | | 0 | 1 | 0 | 0 | | 0 | 1 | 1 | 1 | | 1 | 0 | 0 | 1 | | 1 | 0 | 1 | 0 | | 1 | 1 | 0 | 1 | | 1 | 1 | 1 | 1 | - **函数表达式**：\(Y = S' \cdot D_0 + S \cdot D_1\) - **逻辑电路图**：根据上述真值表和函数表达式，绘制出两输入4位多路选择器的逻辑电路图。 #### 实验器材 - PC机 - Windows XP操作系统 - Xilinx ISE 14.7开发工具 #### 实验步骤 1. **建立新工程**：在ISE软件中创建新的工程项目。 2. **原理图或代码输入**：根据实验内容，使用Verilog语言编写相应的电路设计代码。 3. **设计仿真**：编写仿真测试代码，对电路进行功能验证。 #### 关键源代码 - **74X138 译码器** - **设计代码**：直接在ISE中输入3-8译码器的Verilog代码。 - **仿真测试代码**：编写测试代码，设置不同的输入值并观察输出变化。 - **仿真结果**：通过仿真结果分析译码器的功能是否正确。 - **4位并行进位加法器 74X283** - **设计代码**：使用Verilog语言编写4位并行进位加法器的代码。 - **仿真测试代码**：编写测试代码，验证加法器的功能正确性。 - **仿真结果**：通过仿真结果分析加法器的功能是否正确。 通过这次实验，学生不仅能够掌握Verilog语言的基本语法，还能深入了解组合逻辑电路的设计原理和工作方式，为进一步学习更复杂的数字系统设计打下坚实的基础。

### 电子科技大学计算机组成原理实验课1—实验2：中小规模组合逻辑设计 #### 实验背景及目标 本次实验属于电子科技大学计算机组成原理课程的一部分，旨在通过实践操作帮助学生掌握中小规模组合逻辑电路的设计方法。实验的具体目标包括： 1. **理解并掌握不同基本逻辑门（非门、或门、与非门、异或门）的功能**：通过实际操作，学生将学会如何使用这些基础逻辑元件构建更复杂的电路。 2. **熟悉常见逻辑门电路的引脚布局和使用方法**：了解各种逻辑门芯片（如74HC系列）的实际应用，掌握其正确的连接方式。 3. **利用中小规模逻辑门设计组合逻辑电路**：通过设计具体的逻辑电路（如数据比较器、多数表决器），深化对组合逻辑电路设计原理的理解。 #### 实验内容详解 本实验分为几个主要部分，包括基本逻辑门的测试、一位数据比较器的设计、3输入多数表决器的设计等。 ##### 逻辑门功能测试 1. **非门（NOT Gate）**： - **逻辑功能**：输入为`1`时，输出为`0`；输入为`0`时，输出为`1`。 - **芯片型号**：74HC04 - **芯片构成**：一个74HC04芯片包含6个非门。 - **引脚排列**：见实验资料中的图1。 2. **或门（OR Gate）**： - **逻辑功能**：当至少有一个输入为`1`时，输出为`1`；所有输入都为`0`时，输出为`0`。 - **芯片型号**：74HC32 - **引脚排列**：见实验资料中的图2。 3. **与非门（NAND Gate）**： - **逻辑功能**：仅当所有输入都为`1`时，输出为`0`；其他情况下，输出为`1`。 - **芯片型号**：74HC00 - **引脚排列**：见实验资料中的图3。 4. **异或门（XOR Gate）**： - **逻辑功能**：当两个输入不同时，输出为`1`；输入相同时，输出为`0`。 - **芯片型号**：74HC86 - **引脚排列**：见实验资料中的图4。 5. **数据选择器/多路复用器**： - **芯片型号**：74HC153 - **功能**：该芯片含有两个4选1数据选择器，可根据选择信号（A和B）从四个输入中选出一个作为输出。 - **引脚排列**：见实验资料中的图5。 ##### 一位数据比较器设计 - **功能需求**：输入为A、B两个位，输出三个信号，表示A>B、A=B、AB | A=B | A逻辑表达式**： - \( A>B \)（AGTB_L）：\( \overline{A\overline{B}} \) - \( A=B \)（AEQB_L）：\( \overline{A\oplus B} \) - \( A逻辑表达式。 ##### 3输入多数表决器设计 - **功能需求**：输入为A、B、C三个位，当至少两个输入为`1`时，输出为同意（即高电平有效）。 - **真值表**： | A | B | C | 输出F | |---|---|---|-------| | 0 | 0 | 0 | 0 | | 0 | 0 | 1 | 0 | | 0 | 1 | 0 | 0 | | 0 | 1 | 1 | 1 | | 1 | 0 | 0 | 0 | | 1 | 0 | 1 | 1 | | 1 | 1 | 0 | 1 | | 1 | 1 | 1 | 1 | - **逻辑表达式**：\( F = AC + BC + AB \)。 - **所需元件**：3个与非门、2个非门、3个或门。 - **电路原理图**：需自行绘制，基于上述逻辑表达式。 另外，还可以考虑使用74HC153数据选择器简化设计，减少芯片数量。具体实现方式如下： - **数据选择器的输入设置**：\( C_0 = 0, C_1 = A'B'C, C_2 = AB'C, C_3 = AB \)。 - **数据选择器的选择输入端**：B和A作为选择输入端，用于控制数据选择器选择正确的输入信号。 通过上述实验内容的学习与实践，学生不仅能够深入了解基本逻辑门的工作原理，还能掌握如何利用这些基本元件构建更复杂的组合逻辑电路。这对于深入理解计算机硬件系统的工作机制具有重要意义。