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该文件包含两份由74LS190设计的10以内与100以内的十进制加减计数器，通过四引脚数码管显示加减计数，电路由multisim.14软件仿真设计，内包含74LS190功能表图片与电路图片，电路设计详情可见主页博文。

2024-06-30 01:59:21 462KB 74LS190 加减计数器

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VHDL设计74LS190

在QuartusII软件平台下，用VHDL语言设计的74LS190芯片的代码和仿真

2021-10-13 21:02:56 326KB VHDL 74LS190

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74ls190简单同步24小时数字时钟

设计简单74ls90同步⑩进制计数，可添加额外功能，扩充比较广

2021-06-23 20:26:23 531KB 24小时时钟

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数字电路74LS373+74LS148+74LS190设计八路抢答器Multisim仿真源文件

2021-06-22 10:03:41 291KB 数字电路74LS373+74LS 八路抢答器 八路抢答器Multisim仿真源 Multisim仿真源文件