FPGA通过ROM IP加载COE文件的方式将某图片的1/12存错到片上RAM中，控制1s发送30张图片到千兆网口，一张图片的为12次的ROM数据。相关内容请查看“FPGA1—ROM存储经千兆以太网口到Qt上位机显示”

内容概要：本文详细介绍了基于Vivado平台搭建的AD9680 FPGA工程项目，涵盖JESD204B接口、SPI配置、时钟树配置以及跨时钟域处理等多个方面。项目采用Verilog语言编写，包含详细的注释和调试经验分享。文中重点讨论了SPI配置引擎、JESD204B链路对齐、时钟管理模块（如MMCM）配置、跨时钟域处理等问题，并提供了多个实用技巧和注意事项。此外，还涉及了温度监控模块的实现，确保系统的稳定性和可靠性。 适合人群：具备一定FPGA开发经验和Verilog编程基础的研发人员，尤其是从事高速数据采集和通信领域的工程师。 使用场景及目标：适用于需要理解和实现AD9680高速数据采集系统的开发者。主要目标是帮助读者掌握JESD204B接口配置、SPI寄存器配置、时钟树设计等关键技术，从而能够成功构建并调试类似的FPGA工程。 其他说明：文中不仅提供了完整的代码片段，还包括了许多宝贵的调试经验和实战心得，对于提高实际开发效率非常有帮助。建议读者结合具体应用场景深入研究相关代码和技术细节。

XC7K325T 基础 PCIE 的 ADC 数据采集卡方案（含教程和FPGA工程上位机），有操作教程，FPGA源码（VIVADO2017.4打开），参考原理图，资料总共249MB。

XC7K325T PCIE XDMA 环境搭建及测试（含教程和FPGA工程上位机），有操作教程，FPGA源码（VIVADO2017.4打开），参考原理图，资料总共396MB。

XC7K325T利用IBERT进行GTX信号眼图测试（含教程和FPGA工程），有操作教程，FPGA源码（VIVADO2017.4打开），参考原理图，资料总共66.5MB。

使用VIVADO 2018.1版本，相关链接https://blog.csdn.net/pp_0604/article/details/120332536#comments_25429995

F4—LVDS接口LCD显示彩图测试-2023-02-25，是该文章对应的FPGA工程。主要完成了RGB接口到LVDS显示接口的转换，提供一种新的串并转换的方法，也可以作为大程序中的一部分用于数据显示，接口非常方便。

本方法基于180阵元均匀半圆阵，通过阵元等效弦的转动，仅采用6组加权系数矢量即可在90°范围内产生540个波束，使存储量降低了两个数量级，从而有效降低对硬件存储资源的要求。

FPGA工程师面试试题，共81题，有很多数电相关的问题，很不错

FPGA工程，修正了几个BUG