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基于FPGA的DDS_DPLL跳频信号源设计_杨红.pdf
针对跳频通信系统有固有噪声的特点,结合 DDS+DPLL高分辨率、高频率捷变速度的优点,并采用 Altera公 司的 Quartus - Ⅱ _ 10.1 软 件 进 行 设 计 综 合,提 出 了 一 种 新 型 的 跳 频 信 号 源。结 果 表 明,该 设 计 中 DPLL 时 钟 可 达 到 120MHz ,性能较高,而仅使用了30个 LUT和18个触发器,占用资源很少。
2021-10-25 13:00:02
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dwdhao
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