FPGA设计 6位8通道同步采集AD芯片MAX11046 Verilog驱动源码： /* * @Description: MAX11046 divider */ module max11046_dev( input clk, input rst_n, input en, //开始采集信号 input sny_clk, //同步信号 input eoc, //转换结束输出 output reg wr, //写使能 输入（低电平有效） output reg cs, //片选 输入（低电平有效） output reg rd, //读使能 输入（低电平有效） output convst, //启动转换 输入（上升沿结束采样，并开始对捕获的样本进行转换。 当COVST为低电平时， ADC处于采集模式） inout [15:0] db, //数据信号 输入输出 output [127:0] mdb, //数据输出 output reg rev_done //获取数据完成 ); reg [15:0] dataBus; reg [127:0] r_mdb; reg [3:0] channel; reg [4:0] cur_state; reg [4:0] next_state; reg [7:0] time_cnt; reg time_cnt_clr; //计数器清零信号 reg st_dong; parameter st_cfg = 5'b0_0001; //配置状态 parameter st_mesu = 5'b0_0010; //采样状态 parameter st_covt = 5'b0_0100; //转换状态 parameter st_rdata = 5'b0_1000; //接收单通道数据 parameter st_nover = 5'b1_0000; //接收数据 //寄存器配置 parameter cr0 = 1'b0; //采集模式 0:convst 下降沿开始采集上升沿开始转换 1：一旦先前的转换完成，获取模式就会启动。 上升沿开始转换 parameter cr1 = 1'b0; //必须为0 parameter cr2 = 1'b1; //0:偏移二进制 1:补码二进制 parameter cr3 = 1'b0; //0：内部基准电源 1：外部基准电源 assign db = wr ? 16'hzzzz : dataBus ; assign convst = sny_clk; assign mdb = r_mdb; //系统主频50MHZ,每个节拍20nS always @(posedge clk or negedge rst_n) begin if(!rst_n) time_cnt <= 8'b0; else if(time_cnt_clr) time_cnt <= 8'b0; else time_cnt <= time_cnt + 8'b1; end always @ (posedge clk or negedge rst_n) begin if(!rst_n) cur_state <= st_cfg; else cur_state <= next_state ; end always @ (*) begin case(cur_state) st_cfg:begin if(st_dong)begin next_state = st_mesu; end else begin next_state = st_cfg; end end st_mesu:begin if(st_dong)begin next_state = st_covt; end else begin next_state = st_mesu;

1 引言 　　数字通信时，一般以一定数目的码元组成一个个“字”或“句”，即组成一个个“帧”进行传输，因此帧同步信号的频率很容易由位同步信号经分频得出，但每个帧的开头和末尾时刻却无法由分频器的输出决定。为此，帧同步的任务就是要给出这个“开头”和“末尾”的时刻。通常提取帧同步信号有两种方法：一类是在信息流中插入一些特殊的码组作为每帧的头尾标记。另一类则不需要加入码组，而是利用数据码组本身之间彼此不同的特性实现同步。这里采取种方法——连贯式插人法实现帧同步。所谓连贯式插入法就是在每帧开头插入帧同步码。所用的帧同步码为巴克码，巴克码是一种具有特殊规律的非周期序列，其局部自相关函数具有尖锐的单峰特性，

基于cyclone2 FPGA设计Verilog实现4位电子密码锁并数码管显示quartus13.0工程文件

针对传统软件加密方法在速度和资源消耗上的不足，提出了基于AES高级加密标准的硬件设计方案。采用了目前流行的EDA技术，在FPGA芯片上实现一种可重构的加密系统，利用硬件描述语言实现加密算法中的移位、S盒置换函数、线性反馈移位寄存器等功能，设计输入、模型综合、布局布线、功能仿真都在Altera公司的Quartus II开发平台中完成，产生的下载文件通过Cyclone系列的FPGA芯片进行测试。实验结果表明，该系统具有独特的物理安全性和高速性。

书籍： 轻松学会FPGA设计与开发；化工出版社；周新 主编

本文主要介绍，全数字锁相环的设计方法，并用fpga实现 且给出了verilog代码，仅供大家参考学习

脉冲按键拨号电路的功能是，当按下0~9每一个键时，脉冲产生电路将产生一组串行序列码，同时动态显示电路显示出所按键的数值。 本资源包括基本技术指标和扩展技术指标，通过一个按键来实现两个功能的切换。 已经测试验收过，完美运行。有疑问或者详细搞清楚设计逻辑的可以就电路设计做进一步指导

多功能数字钟VHDL程序 本文所设计的数字钟具有通过reset键对时、 分、 秒调整功能.该设计分为六个部分： 六进制计数器 counter6，十进制计数器 counter10 ，二十四进制计数器 counter24， 时钟模块 bclock， LED扫描显示模块 ledctrl，以及顶层设计。设计使用VHDL 语言， 程序代码如下：

FPGA 7系列全套技术。 从PCB布局布线，到原理图指导，包括资源介绍等。 1个积分主要意思一下，对FPGA使用者有很大帮助，网上的资料不全，这儿有全套的。

FPGA设计的彩灯控制器 VHDL语言写的 有实验书 自己写的程序编译环境Quartus II 9.0 4个模块一个顶层文件 FPGA开发全攻略_上和下 内含VHLD部分PPT围绕maxplus2的