iic slave RTL code

FPGA Salve iic verilog 程序

设计定制的AXI从属外设 使用Xilinx Vivado工具创建自定义AXI-lite从属外围设备的指南 这是一份针对希望在Xilinx嵌入式处理器系统中设计自己的AXI4-lite从属外设的用户的应用笔记。 该版本的应用笔记是使用为。 此信息同样适用于使用AXI4互连的其他Xilinx板和体系结构。 提供的示例代码是为编写的。 会费 提供了代码示例供您使用，但是请随时通过拉请求以通常的方式将自己的代码贡献回该存储库。 请从此存储库中派生，然后在您的派生中创建一个适当命名的分支，然后再提交回此存储库。 请不要从您的“主”分支提交拉取请求。 代码的每个新添加项都应属于其自己的已提交分支。 谢谢。

主从机程序都有，主机和从机通过IIC或者UART通信，从机做了bootloader和app代码，可通过接收主机发送的数据存储下来后，从APP跳到BootLoader去升级APP的代码。

fpga实现modbus的从机功能，支持03和10指令，语言verilog。

slave FIFO verilog code

1、modbus仿真测试工具，挺不错的！ 2、包括仿真端和采集端。

测试程序功能是，配合CY68013 的slave fifo 接口时序，完成接收从主机下传的 60Kbyte （61440byte）数据，写入板上SRAM 里，然后从板上 SRAM 中读出，再上传至主机。整个传输过 程通过CY68013 的slave fifo 来交互

i2c code in Verilog , with master and slave it will help user for his work and interface design using i2c

I2C verilong code 详细代码分析，根据协议每一步都有分析，进过验证，代码分slave和master部分，代码比较成熟