其中的内容分别为：
第1关：MIPS指令译码器设计
第2关：定长指令周期---时序发生器FSM设计
第3关：定长指令周期---时序发生器输出函数设计
第4关：硬布线控制器组合逻辑单元
第5关：定长指令周期---硬布线控制器设计
第6关：定长指令周期---单总线CPU设计
2025-11-27 08:51:53
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头歌教学实践平台计算机组成原理单总线CPU设计(定长指令周期3级时序)(HUST)，第1关—第6关。源代码txt格式。
第1关 MIPS指令译码器设计.txt
第2关 定长指令周期---时序发生器FSM设计.txt
第3关 定长指令周期---时序发生器输出函数设计.txt
第4关 硬布线控制器组合逻辑单元.txt
第5关 定长指令周期---硬布线控制器设计.txt
第6关 定长指令周期---单总线CPU设计.txt
2025-05-05 20:25:40
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懂得都懂
第1关MIPS指令译码器设计
第2关定长指令周期---时序发生器FSM设计
第3关定长指令周期---时序发生器输出函数设计
第4关硬布线控制器组合逻辑单元
第5关定长指令周期---硬布线控制器设计
第6关定长指令周期---单总线CPU设计
logisim实验电路图，可查看电路，可提交代码
欢迎各位小伙伴前来下载。
2022-12-14 09:15:33
537KB
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仅是通过头歌测试的完成文件（MipsOnBusCpu-3.circ）6关全部满分通过测试，无其他内容~
MIPS指令译码器设计|定长指令周期---时序发生器FSM设计|定长指令周期---时序发生器输出函数设计|硬布线控制器组合逻辑单元|定长指令周期---硬布线控制器设计|定长指令周期---单总线CPU设计
学习交流q2267261634
2022-06-27 14:04:51
34KB
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单总线CPU设计(定长指令周期3级时序)
MIPS指令译码器设计
定长指令周期---时序发生器FSM设计
定长指令周期---时序发生器输出函数设计
2022-05-05 20:30:25
523KB
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计算机组成头歌单总线CPU设计(定长指令周期3级时序)实验1-6关全部满分代码
2022-04-06 02:15:33
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头歌educoder教学实践平台计算机组成原理单总线CPU设计(定长指令周期3级时序)(HUST)。第1关—第6关，源代码txt格式。
第1关 MIPS指令译码器设计
第2关 定长指令周期---时序发生器FSM设计
第3关 定长指令周期---时序发生器输出函数设计
第4关 硬布线控制器组合逻辑单元
第5关 定长指令周期---硬布线控制器设计
第6关 定长指令周期---单总线CPU设计
2021-07-12 21:03:17
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单总线CPU设计
MIPS指令译码器设计
定长指令周期---时序发生器输出函数设计
硬布线控制器组合逻辑单元
定长指令周期---硬布线控制器设计
定长指令周期---单总线CPU设计
2021-05-27 15:01:00
481KB
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MIPS指令译码器设计
2 定长指令周期---时序发生器FSM设计
3 定长指令周期---时序发生器输出函数设计
4 硬布线控制器组合逻辑单元
5 定长指令周期---硬布线控制器设计
6 定长指令周期---单总线CPU设
2021-05-22 15:44:30
538KB
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