本文提出一种基于90nm CMOS工艺的低电压、低功耗、高速双尾电流动态锁存比较器。通过改进传统双尾结构并引入共享电荷逻辑,有效降低再生延迟与功耗。该设计在1V供电下实现50.9ps延迟与31.8μW功耗,显著提升PDP性能。适用于高速高精度ADC应用,具备良好的工艺鲁棒性与面积效率,为深亚微米低功耗电路设计提供可行方案。
在集成电路设计领域,随着设备的便携化和电池供电的普及,高性能的模拟-数字转换器(ADCs)需求日益增长,特别是对于那些要求低功耗、高精度和快速处理能力的应用来说,设计符合这些要求的比较器显得尤为重要。本文提出了一种基于90nm CMOS工艺的新型比较器设计,主要特点在于其低电压、低功耗和高速度性能。
在提出的设计中,传统的双尾结构得到了改进,引入了共享电荷逻辑,这种改进旨在有效减少再生延迟和降低功耗。在1V的供电条件下,该比较器实现了50.9皮秒(ps)的延迟和31.8微瓦(μW)的功耗,大大改善了功耗延迟积(PDP)性能,这对于提升整个电路的能效和性能至关重要。
该比较器的设计显著适用于高速高精度模数转换器(ADCs),尤其是那些需要在极小面积内实现高性能的场合。比较器在深亚微米CMOS工艺中具有良好的工艺鲁棒性和面积效率,这是因为其结构在面积占用上进行了优化,同时并没有牺牲性能。
文章深入分析了各种基于动态锁存的比较器的延迟,并推导出了相应的分析表达式。这些分析表达式对于设计者来说,提供了不同参数对于动态比较器延迟贡献的深刻见解。基于这些发现,设计者可以探索各种不同的权衡方案,以达到最优化的性能。
由于在深亚微米CMOS工艺中,晶体管的阈值电压并没有像技术那样按比例减小,这使得在低电压下设计比较器变得更加困难和具有挑战性。本文提出的比较器设计,在降低的电源电压下,通过修改双尾锁存结构和增加共享电荷逻辑,实现了所需的低功耗和高速度。
文章中还提及,比较器作为ADC中的基本组件,其性能直接影响到ADC的性能。在高速ADC中,如Flash ADC,需要低电压、低功耗和高速度的比较器。该设计在较小的芯片面积中实现了这些要求,对于深亚微米技术下的电路设计提供了可行的解决方案。
本文介绍的低功耗高速比较器设计,不仅为设计者提供了深入的理论分析和实用的设计方法,而且还展示了其在深亚微米CMOS技术中的实际应用前景和工艺鲁棒性。通过优化设计,该比较器能够有效减少功耗和延迟,满足了当前高性能电子设备对比较器的需求。
2026-05-13 22:48:49
4.52MB
1