1 MIPS指令译码器设计
2 定长指令周期---时序发生器FSM设计
3 定长指令周期---时序发生器输出函数设计
4 硬布线控制器组合逻辑单元
5 定长指令周期---硬布线控制器设计
6 定长指令周期---单总线CPU设计
全通关（放入logisim可查看电路，改成txt可上传代码）
2021-08-03 09:24:52
537KB
华中科技大学《计算机组成原理》实验报告（总），报告目录：
1 CPU设计实验 2
1.1 设计要求 2
1.2 方案设计 3
1.3 实验步骤 4
1.4 故障与调试 4
1.5 测试与分析 5
2 总结与心得 7
2.1 实验总结 7
2.2 实验心得 7
参考文献 8
2021-06-07 22:34:59
2.8MB
1
开放式CPU设计 实验程序 EP1c6内部的存储器实验
所有程序均编译测试通过 请放心下载
2021-06-02 11:11:11
632KB
1
MIPS_CPU设计实验，可以在logisim平台上运行，将cicr代码复制到EduCoder可以直接通过，华中科技大学谭志虎，本实训项目将帮助学生掌握 CPU 控制器设计的基本原理，能利用硬布线控制器的设计原理在 Logisim 平台中设计实现支持五条指令的 MIPS 单周期 CPU，该处理器能运行简单的内存冒泡排序程序。能利用硬布线控制器以及微程序控制器的原理设计实现 MIPS 多周期 CPU。
2021-03-20 19:01:21
156KB