任意模值计数器包含反馈清零计数器以及反馈置数计数器等，本文档给出了反馈清零计数器和反馈置数计数器的verilog设计代码以及文档描述，仿真等

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基本要求： 1.设计一个多路抢答器，可同时供 8 名选手或 8 个代表队比赛，8 个抢 答按钮分别用编号 S0、S1、S2、S3、S4、S5、S6、S7 来表示。 2.设置一个控制开关，由主持人控制系统的清零和抢答的开始 3.抢答器具有数据锁存与显示功能。抢答开始后，若有选手按动抢 答按钮，编号立即锁存，并在 LED 数码管上显示相应编号，同时扬 声器给出音响提示。此外，要封锁输入电路，禁止其他选手抢答。 优先抢答选手的编号一直保持到主持人将系统清零为止。 4.抢答器具有定时抢答功能，一次抢答的时间可以由主持人设定（设 为 30s）。当主持人启动"开始"键后，定时器进行倒计时，并在数码 管上显示。 5.按照以上技术要求设计电路，绘制电路图，对设计的电路用 Multisim 进行仿真，用万用板焊接元器件，制作电路（也可自行 腐蚀电路板），完成调试、测试，撰写实验总结报告。 发挥部分： 1.定时 30s 之后，应禁止选手按键抢答 2.自行设计

FPGA实现低通滤波器（内含完整的FPGA代码）

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本人自己实现的比较完整的发布订阅者模式，不过发布消息时是同步调用。并且在实现过程中使用了单例模式与缺省适配器模式。

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