锁相环实现FM调制——PLL1

0引言引言随着集成电路技术的迅猛发展，国内外已发表大量关于锁相环的相位噪声分析文献。文献[1-3]虽然是对锁相环系统的相位噪声进行分析，但仅仅给出压控振荡器的相

锁相环设计，仿真以及关键电路模块分析与实现。基本原理与实现过程都比较清楚。

AI产品层出不穷，手里收藏了有关电子通信，毕业设计等资料，方案诸多，可实施性强。单片机的应用开发，外设的综合运用，纵使智能产品设计多么复杂，但其实现的基本功能都离不开MCU的电路设计与驱动编程，无论是使用51单片机还是AVR单片机，其方案的选择因项目需求而定，需要这方面资料的工程师们，看过来吧。

对于2022年电赛A题，锁相环至关重要，本份工程利用stm32cubemx生成初始化代码，基于stm32f407vet6单片机，参考三相DQ锁相环相关原理与代码，提供了一份逆变器、整流器单相DQ锁相的思路，其他系列单片机也可参考套用，主要代码均写于main.c中，欢迎各位大佬指正。 使用方法简述：需要一个交流电压测量对输入交流电实时采样（也可以用信号发生器模拟），然后在中断回调函数里进行DQ锁相，中断频率20k，采样频率20k，目前锁相环输出限制在45HZ到55HZ之间，大家可以根据自己需求自行调整；目前ADC采样用的定时器触发，也可以改成软件触发，在中断里每次调用。

Author:Saleh R. Al-Araji, Zahir M. Hussain, Mahmoud A. Al-Qutayri Publisher: Springer Number Of Pages: 191 Publication Date: 2006-10-19 ISBN / ASIN: 0387328637 数字锁相环:结构与应用

永磁同步电机脉振方波高频注入仿真，有两种PLL实现，锁相环有两种

设计了一种基于TowerJazz 180 nm CMOS工艺的低抖动集成锁相环芯片。分别从鉴频鉴相器（PFD）、电荷泵（CP）、压控振荡器（VCO）、环路滤波器（LPF）等多个环路模块分析介绍了减小输出时钟抖动的方法和具体电路实现。采用Cadence仿真软件对整个电路进行仿真，后仿真结果表明该锁相环芯片性能指标良好：工作电压1.8 V，调频范围为1.24~2.95 GHz，输出时钟中心频率为2.56 GHz，锁定时间小于2 μs，相位抖动约为1.7 ps。

您曾设计过具有分数频率合成器的锁相环（PLL）吗？这种合成器在整数通道上看起来很棒，但在只稍微偏离这些整数通道的频率点上杂散就会变得高很多，是吧？如果是这样的话，您就已经遇到过整数边界杂散现象了 —— 该现象发生在载波的偏移距离等于到最近整数通道的距离时。

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