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cyclone III -DDR2-USB3.0(CYUSB3014) Fpga开发板资料程序实例 原理图PCB+Verilog例程源码+文档资料.zip
cyclone III -DDR2-USB3.0(CYUSB3014) Fpga开发板资料程序实例f Cadence硬件原理图+PCB+Verilog例程源码+文档资料
2021-02-14 11:04:46
325.66MB
cycloneIII-DDR2
USB3.0CYUSB3014
Fpga开发板资料
Cadence硬件原理图PCB
DDR2+SPD+Revision+1.1.pdf
DDR2+SPD+Revision+1.1.pdf
2021-02-13 18:02:27
288KB
ddr
1
联发科MT7620A-SPI-DDR2-4L- ALTIUM ad设计PCB+封装库文件.zip
联发科MT7620A-SPI-DDR2-4L- ALTIUM ad设计PCB+封装库文件
2021-01-30 20:08:28
423KB
联发科MT7620A
ALTIUMad设计PCB
封装库文件
1
Altera_cyclone III -DDR2-USB3.0(CYUSB3014) 开发板cadence orcad硬件原理图+PCB文件.zip
Altera_cyclone III -DDR2-USB3.0(CYUSB3014) 开发板cadence orcad硬件原理图+PCB文件,Cadence Allegro设计文件,可作为你产品设计的参考。
2021-01-30 20:08:01
3.3MB
cycloneIII-DDR
CYUSB3014
USB3.0
CadenceAllegro
基于FPGA和DDR2的北斗导航信号模拟
北斗卫星导航信号模拟是接收机开发与复杂环境下性能评估的关键技术。给出一种基于文件产生与播放的简易模拟产生方法。文件产生部分提出了一种对不同卫星建立信号采样时间与卫星发射时间的时间压扩算法,实现了时变多普勒和伪距的模拟,生成了卫星导航接收机处的复杂信号。播放硬件以FPGA和DDR2为基础,通过PCI将信号文件传入
DDR2,
在FPGA中实现了数据的连续读取,经插值滤波和数模转换后形成中频信号,再经射频调制输出。通过北斗接收机的测试,证明了信号产生和播放硬件方案的可行性。
2021-01-29 11:13:33
1.03MB
北斗;
信号模拟;
时变多普勒;
时间压扩;
1
Xilinx DDR2存储器接口调试代码.7z
Xilinx DDR2存储器接口调试代码.7z
2021-01-28 00:28:55
1.49MB
XilinxDDR2存储器接口
DDR2 Controller.7z
DDR2 Controller.7z
2021-01-28 00:28:53
260KB
DDR2Controller.
1
DDR and DDR2 SDRAM High-Performance Controller User Guide.pdf
DDR and DDR2 SDRAM High-Performance Controller User Guide, 介绍DDR and DDR2 SDRAM High-Performance Controller IP核及其使用
2020-02-03 03:07:35
3.53MB
DDR
and
DDR2
SDRAM,User
1
usb3.0_fpga_ddr2原理图
usb3.0_fpga_ddr2原理图,采用CYUSB3014接口芯片实现USB3.0接口,采用fpga进行高速外部设备I/O,扩展了128MB的ddr2内存,进行usb3.0和fpga设计很好的参考电路图。
2020-01-03 11:25:07
106KB
usb3.0
fpga
ddr2
原理图
1
接口封装库,USB3.0microB,USB-B,SMA,BNC封装,USB3.0芯片BGA121,FBGA256,FBGA484,DDR2 BGA_84封装
USB3.0microB,USB-B,SMA,BNC封装,USB3.0芯片BGA121,FBGA256,FBGA484,DDR2 BGA_84封装,DXP封装,亲测可用
2020-01-03 11:22:52
484KB
封装
USB3.0
FBGA
1
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