以实现25×18位带符号快速数字乘法器为目标，采用改进的基4 Booth算法以3位编码产生部分积，优化最低位产生电路，使用统一的操作扩展各部分积符号位，相比于传统方法提高了阵列规则性、节省了芯片面积；用传输门构成基本压缩器，并在此基础上优化实现高阶压缩器，进而组成一个Wallace树结构，同时将9组部分积压缩为2组，使电路仅需3级压缩、关键路径延迟时间为8个异或门延迟，有效地提高了压缩效率和降低了关键路径延迟时间。采用GF 28 nm CMOS工艺，以全定制流程设计，版图面积为0.011 2 mm2，仿真环境标准电压1.0 V、温度25℃、最高工作时钟频率1.0 GHz，系统的功耗频率比为3.52 mW/GHz，关键路径延时为636 ps，组合逻辑路径旁路寄存器的绝对延时为1.67 ns。

采用晶体管或集成电路完成一个无线音、视频发射电路的设计，利用MC1496集成模拟乘法器可以很好的完成本课题的设计要求，并能够很好的掌握幅度调制的原理。

计算机组成原理实验 8位阵列乘法器 logisim

利用verilog实现的四位节省进位乘法器，最大延时为3.372ns，资源为16个LUT

booth_wallace_multiplier 展位编码的华莱士树乘法器

ADMM 参考资料： :

比较详细的介绍了AD734模拟乘法器的原理与应用

fpga verilog 16位有符号数乘法器，

计算机组成原理实验logisim设计

用移位相加的方法设计一个8位二进制串行乘法器。基于EP4CE1022C8芯片，于Quartus Ⅱ 13.1中实现。包含仿真文件，上板子验证成功。此为西电EDA课设大作业，实验报告见博客，仅供参考。